Arria® V FPGA and SoC FPGA

ตระกูล Arria® V FPGA มีแบนด์วิดท์สูงสุดและให้พลังงานรวมต่ำสุดสำหรับแอพพลิเคชั่นระดับกลาง เช่น หน่วยวิทยุระยะไกล การ์ด 10G/40G และอุปกรณ์สตูดิโอออกอากาศ มีตัวแปรเป้าหมายห้าแบบ รวมถึงรุ่น SoC ที่มีระบบตัวประมวลผลแบบแข็ง ARM* Cortex*-A9 แบบดูอัลคอร์ (HPS) เพื่อตอบสนองความต้องการด้านประสิทธิภาพ พลัง และการผสมผสานของคุณมากที่สุด

ดูเพิ่มเติม: ซอฟต์แวร์การออกแบบ FPGA, Design Store, การดาวน์โหลด, ชุมชน และการสนับสนุน

Arria® V FPGA and SoC FPGA

ตัวแปรตระกูล

คุณสมบัติ เอฟพีจีเอ Arria® V GZ เอฟพีจีเอ Arria® V GT เอฟพีจีเอ Arria® V GX Arria® V ST SoC Arria® V SX SoC
ALM (K) 170 190 190 174 174
DSP ตัวแปร-ความแม่นยำ 1,139 1,156 1,156 1,068 1,068
บล็อก M20K 1,700 - - - -
บล็อก M10K - 2,414 2,414 2,282 2,282
ความเร็วอินเทอร์เฟซหน่วยความจำ DDR3 800 MHz 667 MHz 667 MHz 667 MHz 667 MHz
คอนโทรลเลอร์หน่วยความจำแบบแข็ง - 4 4 4 4
ตัวรับส่งสัญญาณ (Gbps) 12.5 Gbps 10.3125 6.5536 10.3125 6.5536
PCI Express® (PCIe*) Gen3/2/1 บล็อก IP ที่แข็งแกร่ง 1 - - - -
PCIe* Gen2/1 บล็อก IP ที่แข็งแกร่ง - 2 2 2 2
การรักษาความปลอดภัยการออกแบบ เท่า เท่า เท่า เท่า เท่า
การบรรเทาอารมณ์เสียในเหตุการณ์เดียว (SEU) เท่า เท่า เท่า เท่า เท่า
ดูทั้งหมด แสดงน้อยลง

สถาปัตยกรรม Arria® V

ตัวรับส่งสัญญาณที่ยืดหยุ่น

ไม่ว่าคุณจะต้องการช่องสัญญาณเครื่องรับส่งสัญญาณเพียงไม่กี่ช่องสัญญาณหรือสูงสุด 36 ช่องสัญญาณ Arria® V FPGA ให้โซลูชันเครื่องรับส่งสัญญาณเพื่อตอบสนองข้อกำหนดของคุณในด้านประสิทธิภาพและพลังงาน เพื่อให้สิ่งที่คุณจำเป็นต้องใช้อย่างแท้จริงเพื่อให้ประสบความสำเร็จ การคล็อกที่ยืดหยุ่น ความสมบูรณ์ของสัญญาณที่เหนือกว่า (SI) ตัวรับส่งสัญญาณกำลังต่ำที่สุด และปริมาณสูงสุดของตัวรับส่งสัญญาณเป็นเพียงส่วนเล็กๆ น้อยๆ ที่ Arria® V FPGA ได้รับการออกแบบสำหรับแอพพลิเคชั่นที่ไวต่อพลังงานและมีแบนด์วิดท์สูง

ตัวรับส่งสัญญาณ Arria® V FPGA แต่ละตัวประกอบด้วย Physical Media Attachment, Physical Coding Sublayer และบล็อก IP ที่แข็งแกร่ง พร้อมเพิ่มความยืดหยุ่นในการตอกบัตรและช่องสัญญาณที่เป็นอิสระมากขึ้น ทุกช่องสัญญาณมี PMA และ PCS เต็มรูปแบบ พร้อมด้วย PLL CDR แบบอะนาล็อกสำหรับรับสัญญาณโดยเฉพาะ เพื่อให้นักออกแบบสามารถตอบสนองความเร็วของตัวรับส่งสัญญาณสูงสุด 12.5 Gbps ได้ง่ายขึ้น ขับเคลื่อนแบ็คเพลนสูงสุด 40 นิ้ว และใช้ PCIe* Gen3 Arria® V GZ มีคุณสมบัติเพิ่มเติมจำนวนหนึ่ง

*หมายเหตุ: Arria® V GX และ GT ไม่มี Adaptive LinearEQ, EyeQ, PCIe* Gen3 และเลือก Hardened IP ที่ Arria® V GZ มี

ปรับให้เหมาะสมสำหรับพลังงานต่ำและต้นทุนระบบต่ำ

  • ช่องสัญญาณ 10.3125-Gbps เดียวจะใช้พลังงาน <165 mW
  • ช่องสัญญาณ 12.5-Gbps เดียวจะใช้พลังงาน < 200 mW
คุณสมบัติ Arria® V GZ Arria® V GT Arria® V GX
จำนวนตัวรับส่งสัญญาณสูงสุด 36 36 36
ตัวรับส่งสัญญาณที่มีความสามารถแบ็คเพลน 12.5 Gbps เท่า - -
ตัวรับส่งสัญญาณ 10.3125 Gbps สำหรับแอพพลิเคชั่น SFF-8431 เท่า เท่า -
ตัวรับส่งสัญญาณที่มีความสามารถของการแบ็คเพลน 6.375 เท่า เท่า เท่า
อีควอไลเซอร์เชิงเส้นตามเวลาต่อเนื่อง - อีควอไลเซอร์เชิงเส้น 4 ขั้นตอนตัวรับ เท่า - -
อีควอไลเซอร์ตอบรับการตัดสินใจ - อีควอไลเซอร์ดิจิตอล 5 แตะตัวรับ เท่า - -
อีควอไลเซอร์ที่ปรับได้ - ปรับอีควอไลเซอร์โดยอัตโนมัติ เท่า - -
อีควอไลเซอร์เชิงเส้น - เท่า เท่า
โปรแกรมเน้นก่อนส่งอีควอไลเซอร์ (4 แตะ) เท่า - -
โปรแกรมเน้นก่อนส่งอีควอไลเซอร์ (3 แตะ) - เท่า เท่า
PLL การส่งออสซิลเลเตอร์วงแหวน เท่า เท่า เท่า
PLL ออสซิลเลเตอร์ LC เท่า - -
เครื่องมือ On-Die (จอภาพข้อมูลตา EyeQ) เท่า - -
ดูทั้งหมด แสดงน้อยลง

บล็อก DSP ที่มีความเที่ยงตรง

เพื่อตอบสนองความต้องการในการประมวลผลสัญญาณที่มีความแม่นยำสูงขึ้น เราได้พัฒนาบล็อกการประมวลผลสัญญาณดิจิทัล (DSP) ที่มีความแม่นยำแบบแปรผันได้เป็นครั้งแรกของอุตสาหกรรม บล็อกแบบบูรณาการนี้ ซึ่งเป็นส่วนหนึ่งของ Stratix® V, Arria® V และ Cyclone® V FPGA 28 นาโนเมตร DSP Portfolio ทำให้แต่ละบล็อกสามารถกำหนดค่าได้ในเวลาคอมไพล์ในโหมด 18 บิตหรือในโหมดที่มีความแม่นยำสูง

ด้วยบล็อก DSP ที่มีความแม่นยำแบบแปรผัน ทำให้ Arria® V และ Cyclone® V FPGA รองรับแบบบล็อกต่อบล็อก ความแม่นยำที่หลากหลายตั้งแต่ 9 บิต x 9 บิต ไปจนถึงจุดลอยตัวแบบแม่นยำเดียว (การคูณแบบแมนทิสซา) ภายในบล็อก DSP เดียว ช่วยให้คุณเป็นอิสระจากข้อจำกัดด้านสถาปัตยกรรม FPGA ซึ่งช่วยให้คุณใช้ความแม่นยำสูงสุดในแต่ละขั้นตอนของเส้นทางข้อมูล DSP คุณจะได้รับประโยชน์จากประสิทธิภาพของระบบที่เพิ่มขึ้น การใช้พลังงานที่ลดลง และข้อจำกัดทางสถาปัตยกรรมที่ลดลง

บล็อก DSP ที่มีความแม่นยำแบบปรับได้ใน Arria® V และ Cyclone® V FPGA ได้รับการปรับให้เหมาะสมเพื่อให้มีการปรับปรุงต่อไปนี้:

  • 108 อินพุต, 74 เอาต์พุต
  • โหมดคูณ 18x19 ทำให้พรีแอดเดอร์ใช้อินพุต 18 บิตได้สองตัว
  • ตัวเลือกตัวสะสมที่สอง (รีจิสเตอร์ข้อเสนอแนะ) สำหรับการกรองแบบอนุกรมที่ซับซ้อน
  • ตัวคูณอิสระ 18x19 คู่
  • ไม่มีข้อจำกัดในการใช้ฮาร์ดพรีแอดเดอร์และค่าสัมประสิทธิ์ภายนอกในโหมด 18 บิต

Arria® V และ Cyclone® V FPGA Multiplier Precision Range ในโหมดบล็อกเดียวและหลายบล็อก

ตัวคูณ Arria® V and Cyclone® V FPGA ในโหมดบล็อกเดียว

จำนวนตัวคูณ

ความแม่นยำของตัวคูณ
สามตัวคูณอิสระ

9x9
ตัวคูณสองตัวในโหมดผลรวม

18x19
ตัวคูณอิสระสองตัว

18x19
ตัวคูณอสมมาตรอิสระหนึ่งตัว

18x36 (ต้องใช้ตรรกะเพิ่มเติมนอกบล็อก DSP)
ตัวคูณความแม่นยำสูงอิสระหนึ่งตัว

27x27
ดูทั้งหมด แสดงน้อยลง

ตัวคูณ Arria® V และ Cyclone® V FPGA ในโหมดหลายบล็อก

ประเภทตัวคูณ

จำนวนบล็อกที่ต้องมี
ตัวคูณ 36x36 อิสระหนึ่งตัว

2 (ต้องใช้ตรรกะเพิ่มเติมนอกบล็อก DSP)
ตัวคูณ 54x54 อิสระหนึ่งตัว

4 (ต้องมีตรรกะเพิ่มเติมนอกบล็อก DSP)
ตัวคูณ 18x18 ซับซ้อนหนึ่งตัว

2
ตัวคูณ 18x25 ซับซ้อนหนึ่งตัว

4 (ต้องมีตรรกะเพิ่มเติมนอกบล็อก DSP)
ตัวคูณซับซ้อน 18x36 หนึ่งตัว

4 (ต้องมีตรรกะเพิ่มเติมนอกบล็อก DSP)
ตัวคูณซับซ้อน 27x27 หนึ่งตัว

4
ดูทั้งหมด แสดงน้อยลง

บัสคาสเคด

โหมดทั้งหมดมีตัวสะสม 64 บิตและบล็อก DSP ที่มีความแม่นยำแบบปรับได้แต่ละบล็อกนั้นมาพร้อมกับบัสคาสเคด 64 บิต ที่ช่วยให้ดำเนินการประมวลผลสัญญาณที่มีความแม่นยำสูงยิ่งขึ้นโดยเรียงซ้อนหลายบล็อกโดยใช้บัสเฉพาะ

สถาปัตยกรรม DSP ที่มีความแม่นยำแบบแปรผันจะรักษาความเข้ากันได้แบบย้อนหลัง สามารถรองรับแอปพลิเคชัน DSP แบบ 18 บิตที่มีอยู่ได้อย่างมีประสิทธิภาพ เช่น การประมวลผลวิดีโอความละเอียดสูง การแปลงขึ้นหรือลงดิจิทัล และการกรองแบบหลายอัตรา

ระบบฮาร์ดโปรเซสเซอร์ SoC FPGA

เอฟพีจีเอ Intel® SoC ผสานรวมระบบฮาร์ดโปรเซสเซอร์ที่ใช้ Arm* (HPS) ซึ่งประกอบด้วยโปรเซสเซอร์อุปกรณ์ต่อพ่วงและอินเตอร์เฟสหน่วยความจำเข้ากับ Fabric เอฟพีจีเอ โดยใช้แบ็คโบนการเชื่อมต่อระหว่างแบนด์วิธสูง Arria® V SoC FPGA ช่วยลดพลังงานของระบบ ต้นทุนของระบบ และขนาดบอร์ด ในขณะเดียวกันก็เพิ่มประสิทธิภาพของระบบด้วยการผสานรวมฟังก์ชันโปรเซสเซอร์แบบแยก FPGA และการประมวลผลสัญญาณดิจิทัล (DSP) ไว้ในระบบบนชิป ARM* ที่ผู้ใช้กำหนดเองได้เพียงระบบเดียว (SoC) SoCs มอบการผสมผสานขั้นสูงสุดของทรัพย์สินทางปัญญา (IP) ที่แข็งแกร่งเพื่อประสิทธิภาพและการประหยัดพลังงาน พร้อมความยืดหยุ่นของตรรกะที่ตั้งโปรแกรมได้

คุณลักษณะ HPS

  • คอร์โปรเซสเซอร์แต่ละคอร์ประกอบด้วย:
  • แคชคำสั่ง L1 32 KB, แคชข้อมูล L1 32 KB
  • หน่วยจุดลอยความแม่นยำเดียวและสองเท่าและเอ็นจิ้นมีเดีย NEONTM
  • เทคโนโลยีการดีบักและติดตาม CoreSightTM
  • แคช L2 ที่ใช้ร่วมกัน 512 KB พร้อมรองรับรหัสแก้ไขข้อผิดพลาด (ECC)
  • RAM รอยขีดขนาด 64 KB พร้อมรองรับ ECC
  • ตัวควบคุม SDRAM หลายพอร์ตพร้อมการรองรับ DDR2, DDR3 และ LPDDR2 รวมถึงการรองรับ ECC ที่เป็นอุปกรณ์เสริม
  • ตัวควบคุมการเข้าถึงหน่วยความจำโดยตรง 8 ช่อง (DMA)
  • ตัวควบคุมแฟลช QSPI
  • ตัวควบคุมแฟลช NAND พร้อม DMA
  • ตัวควบคุม SD/SDIO/MMC พร้อม DMA
  • 2x 10/100/1000 Ethernet Media Access Control (MAC) พร้อม DMA
  • ตัวควบคุม USB On-The-Go (OTG) 2x พร้อม DMA
  • ตัวควบคุม 4x I2C
  • 2x UART
  • อุปกรณ์ต่อพ่วงหลัก 2x อินเตอร์เฟสต่อพ่วงอนุกรม (SPI), 2x SPI อุปกรณ์ต่อพ่วงสเลฟ
  • I/O อเนกประสงค์ (GPIO) สูงสุด 134 รายการ
  • 7x ตัวจับเวลาอเนกประสงค์
  • 4x ตัวจับเวลา Watchdog

กระดูกสันหลังเชื่อมต่อกันระหว่าง HPS กับ FPGA แบนด์วิดธ์สูง

แม้ว่า HPS และ FPGA จะทำงานแยกจากกัน แต่ก็มีการเชื่อมต่อกันอย่างแน่นหนาผ่านการเชื่อมต่อระบบแบนด์วิดธ์สูงที่สร้างขึ้นจากบัสบริดจ์ ARM* AMBA* AXI ที่มีประสิทธิภาพสูง IP บัสมาสเตอร์ในแฟบริก FPGA สามารถเข้าถึงบัสสเลฟ HPS ผ่านการเชื่อมต่อระหว่าง FPGA กับ HPS ในทำนองเดียวกัน ต้นแบบบัสของ HPS สามารถเข้าถึงทาสของบัสในแฟบริก FPGA ผ่านบริดจ์ HPS ถึง FPGA ทั้งสองบริดจ์เป็นไปตาม AMBA AXI-3 และรองรับธุรกรรมการอ่านและเขียนพร้อมกัน บริดจ์ HPS ถึง FPGA น้ำหนักเบาแบบ 32 บิตเพิ่มเติมให้อินเทอร์เฟซเวลาแฝงต่ำระหว่าง HPS และอุปกรณ์ต่อพ่วงในแฟบริก FPGA FPGA Master สูงสุดหกตัวสามารถแชร์ตัวควบคุม HPS SDRAM กับโปรเซสเซอร์ได้ นอกจากนี้ โปรเซสเซอร์ยังสามารถใช้เพื่อกำหนดค่าแฟบริก FPGA ภายใต้การควบคุมโปรแกรมผ่านพอร์ตการกำหนดค่า 32 บิตเฉพาะ

  • HPS ถึง FPGA: อินเทอร์เฟซ AMBA AXI 32-, 64 หรือ 128 บิตที่กำหนดค่าได้ซึ่งปรับให้เหมาะสมสำหรับแบนด์วิดท์สูง
  • FPGA ถึง HPS: อินเทอร์เฟซ AMBA AXI แบบ 32, 64 หรือ 128 บิตที่กำหนดค่าได้ซึ่งปรับให้เหมาะสมสำหรับแบนด์วิดท์สูง
  • HPS ถึง FPGA น้ำหนักเบา: อินเทอร์เฟซ AMBA AXI แบบ 32 บิตที่ปรับให้เหมาะสมสำหรับเวลาแฝงต่ำ
  • ตัวควบคุม FPGA ถึง HPS SDRAM: อินเตอร์เฟสแบบหลายพอร์ตที่กำหนดค่าได้พร้อมพอร์ตคำสั่ง 6 พอร์ต, พอร์ตข้อมูลการอ่าน 4x 64 บิต และพอร์ตข้อมูลการเขียน 4x 64 บิต
  • ตัวจัดการการกำหนดค่า FPGA ~ 32 บิต

ตระกูล FPGA 28 nm Arria® V ให้พลังงานต่ำสุด FPGA แบนด์วิดท์สูงสุดสำหรับแอพพลิเคชั่นระดับกลาง เช่น หน่วยวิทยุระยะไกล การ์ดไลน์ 10G/40G และเครื่องผสมในสตูดิโอ ข้อเสนอที่ครอบคลุมของอุปกรณ์ห้ารุ่นช่วยให้นักออกแบบสามารถเลือกโซลูชันที่เหมาะสมกับราคา ประสิทธิภาพ และความต้องการด้านพลังงานได้อย่างเหมาะสม ดูตารางด้านล่างสำหรับภาพรวมตระกูล Arria® V FPGA และ SoC และตัวเลือกแพ็คเกจ

การรองรับอุณหภูมิ

อุปกรณ์ แพ็คเกจ เกรดความเร็ว
Arria® V GZ F780, F1152, F1517 C3, C4, I3L, I4
Arria® V SX/GX/ST/GT F672, F896, F1152, F1517 C4, C5, C6, I3, I5
ดูทั้งหมด แสดงน้อยลง

แหล่งข้อมูลเพิ่มเติม

สำรวจเนื้อหาเพิ่มเติมที่เกี่ยวข้องกับอุปกรณ์ Intel® FPGA เช่น บอร์ดการพัฒนา ทรัพย์สินทางปัญญา การสนับสนุนและอื่นๆ

แหล่งข้อมูลสนับสนุน

แหล่งข้อมูลสนับสนุน

ศูนย์ข้อมูลสำหรับการฝึกอบรม เอกสาร ดาวน์โหลด เครื่องมือ และตัวเลือกการสนับสนุน

บอร์ดการพัฒนา

บอร์ดการพัฒนา

เริ่มต้นใช้งานเอฟพีจีเอของเรา และเร่งเวลาออกสู่ตลาดด้วยฮาร์ดแวร์ และการออกแบบที่ผ่านการตรวจสอบจาก Intel

ทรัพย์สินทางปัญญา

ทรัพย์สินทางปัญญา

ลดระยะเวลาวงจรการออกแบบของคุณด้วยกลุ่มผลิตภัณฑ์มากมายของคอร์ IP ที่ได้รับการรับรองจาก Intel และการออกแบบอ้างอิง

เครื่องมือการออกแบบ

ซอฟต์แวร์การออกแบบเอฟพีจีเอ

สำรวจซอฟต์แวร์ Quartus Prime และชุดเครื่องมือเพิ่มประสิทธิภาพการทำงานของเราเพื่อช่วยให้คุณออกแบบฮาร์ดแวร์ และซอฟต์แวร์ให้เสร็จได้อย่างรวดเร็ว

ติดต่อฝ่ายขาย

ติดต่อฝ่ายขาย

ติดต่อกับฝ่ายขายสำหรับความต้องการด้านการออกแบบผลิตภัณฑ์ Intel® FPGA และการเร่งความเร็ว

รหัสการสั่งซื้อตัวอย่าง

รหัสการสั่งซื้อ

ถอดรหัสหมายเลขชิ้นส่วน Intel® FPGA รวมถึงความสำคัญของคำนำหน้า และรหัสแพ็คเกจ

ผู้จำหน่าย

ผู้จำหน่าย

ติดต่อผู้แทนจำหน่ายที่ได้รับอนุญาตจาก Intel® เลย

เปรียบเทียบผลิตภัณฑ์