การออกแบบอ้างอิง PCI Express และหมายเหตุการใช้งาน

แนะนําสําหรับ:

  • อุปกรณ์: มากมาย

  • Quartus®: ไม่ทราบ

author-image

โดย

PCIE และเทคโนโลยี Intel

โปรโตคอล PCI Express* (PCIe*) เป็นโปรโตคอลอนุกรมประสิทธิภาพสูง ปรับขนาดได้ และมีคุณสมบัติมากมายพร้อมอัตราการถ่ายโอนข้อมูลจาก 2.5 gigatransfers ต่อวินาที (GT/s) ไปยัง 16.0 GT/s และอื่น ๆ Intel นําเสนอการผสมผสาน IP ที่แข็งตัวและอ่อนลงอย่างลงตัวเพื่อมอบประสิทธิภาพและความยืดหยุ่นที่ยอดเยี่ยมสําหรับการรวมระบบที่ดีที่สุด

คุณสมบัติ

ทรัพย์สินทางปัญญา (IP) Intel FPGA สําหรับ PCI Express ยังคงปรับขยายอย่างต่อเนื่อง เมื่อองค์กร PCI-SIG มอบข้อมูลจําเพาะเจนเนอเรชั่นถัดไป Intel เป็นสมาชิกของ PCI-SIG มาตั้งแต่ปี 1992 และด้วยซิลิคอนเจนเนอเรชั่นใหม่แต่ละรุ่น Intel ยังคงเข้าร่วมเวิร์คช็อปการปฏิบัติตาม PCI-SIG เพื่อให้แน่ใจว่าทํางานร่วมกันได้และสอดคล้องกับมาตรฐานอุตสาหกรรมในปัจจุบัน

Intel นําเสนอโซลูชัน PCI Express IP ที่ใช้ฟังก์ชัน IP FPGAที่เข้ากันได้กับ Platform Designer

P-Tile PCIe Hard IP ผ่านเดือนสิงหาคม '19 PCI-SIG Compliance Testing Event ผลลัพธ์ที่โพสต์บน หน้าเว็บผู้ประกอบPCI-SIG

คุณสมบัติ PCIe* สําหรับ P-Tile Hard IP:

  • สแต็กโปรโตคอลที่สมบูรณ์ รวมถึงทรานแซคชัน ลิงก์ข้อมูล และเลเยอร์ทางกายภาพที่นํามาใช้เป็น Hard IP
  • รองรับโหมดพอร์ตปลายทางและพอร์ตรูทได้สูงสุด Gen4x16
  • ความสามารถของพอร์ตการแบ่งส่วน: พอร์ตราก x4s สี่พอร์ต, 2 x8s ปลายทาง
  • รองรับโหมดบายพาส TLP ทั้งในโหมดอัปสตรีมและดาวน์สตรีม
  • รองรับเวิร์คโหลดสูงสุด 512B
  • รองรับแท็ก 10 บิตสําหรับคอนโทรลเลอร์ x16 เฉพาะที่มี NPR ที่โดดเด่นสูงสุด 512 ตัวเท่านั้น
  • แยก Refclk ด้วย Spread Spectrum Clocking (SRIS) อิสระ
    • แยก Refclk โดยไม่ใช้การตอกบัตรสเปกตรัมแบบกระจาย (SRNS)
    • สถาปัตยกรรม Refclk ทั่วไป
  • การรายงานข้อผิดพลาดขั้นสูงของ PCI Express (PF เท่านั้น)
  • รองรับสถานะพลังงาน D0 และ D3 PCIe เท่านั้น
  • เลนขอบที่ตัวรับสัญญาณ
  • การตรวจจับสถานะรีไทม์เมอร์

คุณสมบัติมัลติฟังก์ชันและเวอร์ชวลไลเซชัน:

  • รองรับ SR-IOV (PF 8 ตัว, 2K VF ต่อปลายทางแต่ละตัว)
  • การสนับสนุน VirtIO ผ่านอินเทอร์เฟซการสกัดกั้นการกําหนดค่า
  • รองรับ I/O ที่ปรับขนาดได้และหน่วยความจําเสมือนที่ใช้ร่วมกัน (SVM) (ในอนาคต)
  • บริการควบคุมการเข้าถึง (ACS)
  • การตีความรหัสเส้นทางสํารอง (ARI)
  • การรีเซ็ตระดับฟังก์ชัน (FLR)
  • คําแนะนําในการประมวลผล TLP (TPH)
  • ที่อยู่บริการแปลภาษา (ATS)
  • รหัสพื้นที่ว่างของที่อยู่ประมวลผล (PasID)

คุณสมบัติอินเตอร์เฟซผู้ใช้:

  • อินเทอร์เฟซฝั่งผู้ใช้การสตรีมAvalon® (Avalon-ST) /Avalonแมปหน่วยความจํา (Avalon-MM)
  • อินเตอร์เฟซแพคเก็ตผู้ใช้ที่มีส่วนหัว ข้อมูล และคํานําหน้าแยกต่างหาก
  • อินเตอร์เฟซแพคเก็ตผู้ใช้สามารถรับมือ TLPs ได้สูงสุดสองตัวในทุกรอบที่กําหนด (โหมด x16 เท่านั้น)
  • คําขอที่ยังไม่ได้โพสต์สูงสุด 512 รายการ (x16 คอร์เท่านั้น)
  • คําขอที่ค้างอยู่สูงสุด 256 คําขอที่ยังไม่ได้โพสต์ (x8 และ x4 คอร์)
  • รองรับโหมด Hard IP อัตโนมัติ
    • โหมดนี้ช่วยให้ PCIe Hard IP สามารถสื่อสารกับโฮสต์ก่อนที่การกําหนดค่าFPGAและเข้าสู่โหมดผู้ใช้จะเสร็จสมบูรณ์
  • การกําหนดค่าคอร์FPGAผ่านลิงก์ PCIe (CVP Init และ CVP Update)

คุณสมบัติการดีบัก IP:

  • ชุดเครื่องมือดีบักรวมถึงคุณสมบัติต่อไปนี้:
    • ข้อมูลสถานะโปรโตคอลและลิงก์
    • ความสามารถในการดีบักพื้นฐานและขั้นสูง รวมถึงความสามารถในการเข้าถึงการลงทะเบียน PMA และความสามารถในการดู Eye

การสนับสนุนไดรเวอร์:

  • ไดรเวอร์อุปกรณ์ Linux*/Windows*

ตารางที่ 1 การสนับสนุนอุปกรณ์และจํานวนบล็อก PCI Express IP ที่แข็งตัว

จํานวน
ชุดอุปกรณ์ของบล็อก IP PCI Express* ที่แข็งตัว

ความเร็วในการเชื่อมต่อ PCI Express

เจน 1

(2.5 GT/s)

ความเร็วในการเชื่อมต่อ PCI Express

เจน 2

(5.0 GT/s)

ลิงก์ PCI Express

ความเร็วเจน 3

(5.0 GT/s)

ลิงก์ PCI Express

ความเร็วเจน 4

(5.0 GT/s)

ความเร็วในการเชื่อมต่อ PCI Express

เจน 5

(5.0 GT/s)

Intel® Agilex™ 1 ถึง 3 ต่ออุปกรณ์
Intel® Stratix® 10 1 ถึง 4 ต่ออุปกรณ์
Intel® Arria® 10 1 ถึง 4 ต่ออุปกรณ์
Intel® Cyclone® 10 1 ต่ออุปกรณ์
Stratix® V 1 ถึง 4 ต่ออุปกรณ์
Arria® V 1 หรือ 2 ต่ออุปกรณ์
Intel® Cyclone® 10 GX 1 ต่ออุปกรณ์
Cyclone® V GT 2 ต่ออุปกรณ์
Cyclone® V GX 1 หรือ 2 ต่ออุปกรณ์
Stratix® IV 2 ถึง 4 ต่ออุปกรณ์
Cyclone® IV GX 1 ต่ออุปกรณ์
Arria® II GZ 1 ต่ออุปกรณ์
Arria® II GX 1 ต่ออุปกรณ์

ตารางที่ 2 การสนับสนุนการกําหนดค่าอุปกรณ์และคุณสมบัติ

ประเภทอินเตอร์เฟซ

Avalon®-ST

Avalon-MM

Avalon-MM พร้อม DMA

SR-IOV

CvP / PRoP

อุปกรณ์/การกําหนดค่า

Intel® Agilex™

ปลาย ทาง

พอร์ตราก

สูงสุด Gen4 x16

สูงสุด Gen4 x16

สูงสุด Gen4 x16

สูงสุด Gen4 x16

สูงสุด Gen4 x16

-

มีจําหน่าย

-

สูงสุด Gen4 x16: CvP Init

-

Intel® Stratix® 10

ปลาย ทาง

พอร์ตราก

สูงสุด Gen4 x16

สูงสุด Gen4 x16

สูงสุด Gen4 x16

สูงสุด Gen4 x16

สูงสุด Gen4 x16

-

มีจําหน่าย

-

สูงสุด Gen4 x16: CvP Init

-

Intel® Arria® 10

ปลาย ทาง

พอร์ตราก

สูงสุด Gen3 x8

สูงสุด Gen3 x8

สูงสุด Gen3 x4

สูงสุด Gen3 x4

Gen1 x8, Gen2 x4, Gen2 x8, Gen3 x2, Gen3 x4, Gen3 x8

-

มีจําหน่าย

-

สูงสุด Gen3 x8: CvP และ PRoP

-

Intel® Cyclone® 10 GX

ปลาย ทาง

พอร์ตราก

สูงสุด Gen2 x4

สูงสุด Gen2 x4

สูงสุด Gen2 x4

สูงสุด Gen2 x4

เจน 2 x4

-

-

-

สูงสุด Gen2 x4: CvP และ PRoP

-

Stratix® V

ปลาย ทาง

พอร์ตราก

สูงสุด Gen3 x8

สูงสุด Gen3 x8

สูงสุด Gen3 x4

สูงสุด Gen3 x4

Gen1 x8, Gen2 x4, Gen2 x8

Gen3 x2, Gen3 x4, Gen3 x8

-

มีจําหน่าย

-

Gen1: CvP Init และการอัปเดต CvP

Gen2: CvP Init และการอัปเดต CvP

-

Arria® V GZ

ปลาย ทาง

พอร์ตราก

สูงสุด Gen3 x8

สูงสุด Gen3 x8

สูงสุด Gen3 x4

สูงสุด Gen3 x4

Gen1 x8, Gen2 x4, Gen2 x8

Gen3 x2, Gen3 x4, Gen3 x8

-

-

-

Gen1: CvP Init และการอัปเดต CvP

Gen2: CvP Init และการอัปเดต CvP

-

Arria® V

ปลาย ทาง

พอร์ตราก

สูงสุด Gen1 x8 และ Gen2 x4

สูงสุด Gen1 x8 และ Gen2 x4

สูงสุด Gen1 x8 และ

Gen1: CvP Init และการอัปเดต CvP

สูงสุด Gen1 x8 และ

Gen2 x4 (ไม่มี x2)

Gen1 x8, Gen2 x4

-

-

-

สูงสุด Gen1 x8 และ Gen2 x4

เจน 2: CvP Init

-

Cyclone® V

ปลาย ทาง

พอร์ตราก

สูงสุด Gen2 x4

สูงสุด Gen2 x4

สูงสุด Gen2 x4 (ไม่มี x2)

สูงสุด Gen2 x4 (ไม่มี x2)

เจน 2 x4

-

-

-

สูงสุด Gen2 x4

Gen1: CvP Init และการอัปเดต CvP

เจน 2: CvP Init

-

  • CvP – การกําหนดค่าผ่านโปรโตคอล
  • PRoP – การกําหนดค่าใหม่บางส่วนผ่าน PCI Express
  • SR-IOV – การจําลองเสมือน Root I/O แบบเดี่ยว
  • DMA – การเข้าถึงหน่วยความจําโดยตรง

ตัววัดคุณภาพ IP

พื้นฐาน
IP ปีเปิดตัวครั้งแรก 2005
เวอร์ชันล่าสุดของซอฟต์แวร์ Intel® Quartus® Prime ที่รองรับ 20.2
สถานะ ผลิต
งานส่งมอบ

ความสามารถในการส่งมอบของลูกค้าประกอบด้วยรายการต่อไปนี้:

ไฟล์ออกแบบ (ซอร์สโค้ดที่เข้ารหัสหรือเน็ตลิสต์หลังการสังเคราะห์)

ข้อจํากัดด้านเวลาและ/หรือเค้าโครง

เอกสารที่มีการควบคุมการปรับปรุงแก้ไข

Y สําหรับทั้งหมด ยกเว้นการนําเสนอไฟล์ Readme
การส่งมอบเพิ่มเติมใดๆ ของลูกค้าที่มาพร้อมกับ IP การทดสอบและตัวอย่างการออกแบบ
GUI พารามิเตอร์ช่วยให้ผู้ใช้กําหนดค่า IP ได้ Y
เปิดใช้งานคอร์ IP สําหรับการสนับสนุนIntel® FPGA IP Evaluation Modeแล้ว Y
ภาษาต้นทาง Verilog
ภาษาเทสติเบนช์ Verilog
จัดหาไดรเวอร์ซอฟต์แวร์ Y
การสนับสนุนระบบปฏิบัติการของไดรเวอร์ Linux/Windows
การนําไปใช้
อินเตอร์เฟซผู้ใช้ การสตรีมAvalon® แมปหน่วยความจําAvalon
ข้อมูลเมตา IP-XACT N
ตรวจ สอบ
รองรับโปรแกรมจําลอง NCSim, ModelSim, VCS
ฮาร์ดแวร์ที่ผ่านการตรวจสอบแล้ว Intel® Arria® 10 Intel® Stratix® 10
ดําเนินการทดสอบการปฏิบัติตามมาตรฐานอุตสาหกรรม Y
หากใช่ การทดสอบแบบใด PCI-SIG
หากใช่ อุปกรณ์Intel FPGAเครื่องใด Intel Stratix 10 GX L-Tile, Intel Stratix 10 GX H-Tile, Intel Stratix 10 DX P-Tile
หากใช่ วันที่ดําเนินการ ส.ค. 2019 (Intel Stratix 10 FPGA P-Tile)
หาก ไม่ มีการวางแผนไว้หรือไม่ N/A
การทํางานร่วมกัน
IP ได้รับการทดสอบการทํางานร่วมกัน Y
หากใช่ อุปกรณ์Intel FPGA Intel Stratix 10 GX L-Tile/H-Tile, Intel Stratix 10 DX P-Tile
มีรายงานการทํางานร่วมกัน Y

สําหรับการสนับสนุนทางเทคนิคเกี่ยวกับคอร์ IP นี้ โปรดไปที่ศูนย์สนับสนุน PCI Express IP คุณยังสามารถค้นหาหัวข้อที่เกี่ยวข้องเกี่ยวกับฟังก์ชันนี้ในศูนย์ความรู้

มาตรฐานโปรโตคอล

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้