การออกแบบอ้างอิง PCI Express และหมายเหตุการใช้งาน

แนะนําสําหรับ:

  • อุปกรณ์: มากมาย

  • Quartus®: ไม่ทราบ

author-image

โดย

PCIE และเทคโนโลยี Intel

โปรโตคอล PCI Express* (PCIe*) เป็นโปรโตคอลอนุกรมประสิทธิภาพสูง ปรับขนาดได้ และมีคุณสมบัติมากมายพร้อมอัตราการถ่ายโอนข้อมูลจาก 2.5 gigatransfers ต่อวินาที (GT/s) ไปยัง 16.0 GT/s และอื่น ๆ Intel นําเสนอการผสมผสาน IP ที่แข็งตัวและอ่อนลงอย่างลงตัวเพื่อมอบประสิทธิภาพและความยืดหยุ่นที่ยอดเยี่ยมสําหรับการรวมระบบที่ดีที่สุด

คุณสมบัติ

Intel FPGA ทรัพย์สินทางปัญญา (IP) สําหรับ PCI Express ยังคงปรับขยายอย่างต่อเนื่อง เมื่อองค์กร PCI-SIG มอบข้อมูลจําเพาะเจนเนอเรชั่นถัดไป Intel เป็นสมาชิกของ PCI-SIG มาตั้งแต่ปี 1992 และด้วยซิลิคอนเจนเนอเรชั่นใหม่แต่ละรุ่น Intel ยังคงเข้าร่วมเวิร์คช็อปการปฏิบัติตาม PCI-SIG เพื่อให้แน่ใจว่าทํางานร่วมกันได้และสอดคล้องกับมาตรฐานอุตสาหกรรมในปัจจุบัน

Intel นําเสนอ FPGA โซลูชัน PCI Express IP ที่ใช้ฟังก์ชัน IP FPGA ที่เข้ากันได้กับ Platform Designer

P-Tile PCIe Hard IP ผ่านเดือนสิงหาคม '19 PCI-SIG Compliance Testing Event ผลลัพธ์ที่โพสต์บน หน้าเว็บผู้ประกอบ PCI-SIG

คุณสมบัติ PCIe* สําหรับ P-Tile Hard IP:

  • สแต็กโปรโตคอลที่สมบูรณ์ รวมถึงทรานแซคชัน ลิงก์ข้อมูล และเลเยอร์ทางกายภาพที่นํามาใช้เป็น Hard IP
  • รองรับโหมดพอร์ตปลายทางและพอร์ตรูทได้สูงสุด Gen4x16
  • ความสามารถของพอร์ตการแบ่งส่วน: พอร์ตราก x4s สี่พอร์ต, 2 x8s ปลายทาง
  • รองรับโหมดบายพาส TLP ทั้งในโหมดอัปสตรีมและดาวน์สตรีม
  • รองรับเวิร์คโหลดสูงสุด 512B
  • รองรับแท็ก 10 บิตสําหรับคอนโทรลเลอร์ x16 เฉพาะที่มี NPR ที่โดดเด่นสูงสุด 512 ตัวเท่านั้น
  • แยก Refclk ด้วย Spread Spectrum Clocking (SRIS) อิสระ
    • แยก Refclk โดยไม่ใช้การตอกบัตรสเปกตรัมแบบกระจาย (SRNS)
    • สถาปัตยกรรม Refclk ทั่วไป
  • การรายงานข้อผิดพลาดขั้นสูงของ PCI Express (PF เท่านั้น)
  • รองรับสถานะพลังงาน D0 และ D3 PCIe เท่านั้น
  • เลนขอบที่ตัวรับสัญญาณ
  • การตรวจจับสถานะรีไทม์เมอร์

คุณสมบัติมัลติฟังก์ชันและเวอร์ชวลไลเซชัน:

  • รองรับ SR-IOV (PF 8 ตัว, 2K VF ต่อปลายทางแต่ละตัว)
  • การสนับสนุน VirtIO ผ่านอินเทอร์เฟซการสกัดกั้นการกําหนดค่า
  • รองรับ I/O ที่ปรับขนาดได้และหน่วยความจําเสมือนที่ใช้ร่วมกัน (SVM) (ในอนาคต)
  • บริการควบคุมการเข้าถึง (ACS)
  • การตีความรหัสเส้นทางสํารอง (ARI)
  • การรีเซ็ตระดับฟังก์ชัน (FLR)
  • คําแนะนําในการประมวลผล TLP (TPH)
  • ที่อยู่บริการแปลภาษา (ATS)
  • รหัสพื้นที่ว่างของที่อยู่ประมวลผล (PasID)

คุณสมบัติอินเตอร์เฟซผู้ใช้:

  • อินเทอร์เฟซฝั่งผู้ใช้การสตรีม Avalon® (Avalon-ST) /Avalon แมปหน่วยความจํา (Avalon-MM)
  • อินเตอร์เฟซแพคเก็ตผู้ใช้ที่มีส่วนหัว ข้อมูล และคํานําหน้าแยกต่างหาก
  • อินเตอร์เฟซแพคเก็ตผู้ใช้สามารถรับมือ TLPs ได้สูงสุดสองตัวในทุกรอบที่กําหนด (โหมด x16 เท่านั้น)
  • คําขอที่ยังไม่ได้โพสต์สูงสุด 512 รายการ (x16 คอร์เท่านั้น)
  • คําขอที่ค้างอยู่สูงสุด 256 คําขอที่ยังไม่ได้โพสต์ (x8 และ x4 คอร์)
  • รองรับโหมด Hard IP อัตโนมัติ
    • โหมดนี้ช่วยให้ PCIe Hard IP สามารถสื่อสารกับโฮสต์ก่อนที่การกําหนดค่า FPGA และเข้าสู่โหมดผู้ใช้จะเสร็จสมบูรณ์
  • การกําหนดค่าคอร์ FPGA ผ่านลิงก์ PCIe (CVP Init และการอัปเดต CVP)

คุณสมบัติการดีบัก IP:

  • ชุดเครื่องมือดีบักรวมถึงคุณสมบัติต่อไปนี้:
    • ข้อมูลสถานะโปรโตคอลและลิงก์
    • ความสามารถในการดีบักพื้นฐานและขั้นสูง รวมถึงความสามารถในการเข้าถึงการลงทะเบียน PMA และความสามารถในการดู Eye

การสนับสนุนไดรเวอร์:

  • ไดรเวอร์อุปกรณ์ Linux*/Windows*

  • CvP – การกําหนดค่าผ่านโปรโตคอล
  • PRoP – การกําหนดค่าใหม่บางส่วนผ่าน PCI Express
  • SR-IOV – การจําลองเสมือน Root I/O แบบเดี่ยว
  • DMA – การเข้าถึงหน่วยความจําโดยตรง

สําหรับการสนับสนุนทางเทคนิคเกี่ยวกับคอร์ IP นี้ โปรดไปที่ ศูนย์สนับสนุน PCI Express IP คุณยังสามารถค้นหาหัวข้อที่เกี่ยวข้องเกี่ยวกับฟังก์ชันนี้ใน ศูนย์ความรู้

มาตรฐานโปรโตคอล

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้