โปรโตคอลอินเทอร์เฟซช่วยให้สามารถเชื่อมต่อชิปกับชิป บอร์ดต่อบอร์ด หรือแบบกล่องต่อกล่องในการออกแบบระบบ โซลูชันทรัพย์สินทางปัญญา (IP) โปรโตคอลจากIntel FPGA และพาร์ทเนอร์ของเราตอบสนองความต้องการของแอพพลิเคชั่นที่หลากหลายและใช้ประโยชน์จากตัวรับส่งสัญญาณในตัวในอุปกรณ์FPGAและ ASIC ของเรา โซลูชันโปรโตคอลอินเทอร์เฟซจะถูกส่งมอบเป็นคอร์ IP ที่ได้รับอนุญาตและการออกแบบอ้างอิง รวมถึงเมกะการทํางานและตัวอย่างการออกแบบที่ไม่มีค่าใช้จ่าย
เข้าไปที่ส่วน โปรโตคอลตัวรับส่งสัญญาณ ของเราเพื่อเรียนรู้เพิ่มเติมเกี่ยวกับตัวรับส่งสัญญาณในตัวและโซลูชันโปรโตคอลอินเทอร์เฟซที่รองรับ
การออกแบบที่ตั้งเป้าไปที่ตระกูลอุปกรณ์ Intel MAX 10 FPGA และชุดพัฒนามีอยู่ใน Design Store ใหม่
| ตัวอย่างการออกแบบ | ชุดพัฒนาเป้าหมายอุปกรณ์ | ที่รองรับ | เวอร์ชั่น Quartus II | ที่รองรับ Qsys |
|---|---|---|---|---|
การขยายพิน GPIO โดยใช้อินเทอร์เฟซบัส I2C ใน MAX II CPLD: AN 494 (PDF) |
MAX II | - | - | - |
อินเทอร์เฟซเกจแบตเตอรี่ I2C โดยใช้ MAX II CPLD: AN 493 (PDF) |
MAX II | - | - | - |
| MAX II | - | - | 10 | |
| MAX II | - | - | - | |
| Cyclone III | ชุดพัฒนาระบบเอ็มเบ็ดเด็ด Intel FPGA, Cyclone III Edition | - | 9.1 | |
RapidIO: Host การบํารุงรักษาไปยังบริดจ์ System Maintenance Agent |
- | - | - | ทั้งหมด |
โฮสต์ Serial Peripheral Interface (SPI) ใน MAX II CPLD: AN 485 (PDF) |
MAX II | - | - | 7.2 |
| MAX II | MDN-B2 | - | - | |
| MAX II | - | - | - | |
| MAX II | - | - | 10 | |
| MAX II | MDN-B2 | - | 7.2 |