Intel® Agilex™ F-Tile Ethernet Hard IP

คอร์ทรัพย์สินทางปัญญา (IP) Serial Digital Interface (SDI) II Intel FPGA ใช้อีเธอร์เน็ตที่อัตราการโอนถ่ายข้อมูล 10 Gbps, 25 Gbps, 40 Gbps, 50 Gbps, 100 Gbps, 200 Gbps และ 400 Gbps คอร์ IP รวมอยู่ใน IP ไลบรารี่ และมีอยู่ในแคตตาล็อก IP

คอร์ IP มีพร้อมใช้งานในตัวแปรที่หลากหลาย โดยแต่ละตัวแปรให้ชุดคุณสมบัติและช่องอีเธอร์เน็ตที่แตกต่างกันไป ซึ่งประกอบไปด้วยตัวเลือก Reed-Solomon Forward Error Correction (RSFEC) และ Precision Time Protocol (PTP) ตามมาตรฐาน IEEE 1588v2 ผู้ใช้สามารถเลือกรูปแบบ media access control (MAC) และเลเยอร์ย่อยทางเข้ารหัสทางกายภาพ (PCS) แบบ PCS-only, Flexible Ethernet (FlexE) หรือ Optical Transport Network (OTN)

ตารางต่อไปนี้ให้ภาพรวมคุณสมบัติต่างๆ ที่รองรับโดย F-Tile Ethernet Hard IP

อ้างอิงจากตาราง:

ตัวเลือก FEC รองรับประเภท FEC ดังต่อไปนี้:

• ไม่มี FEC: ไม่มี FEC
  
• CL74: IEEE 802.3 BASE-R Firecode (CL 74)
• CL91: IEEE 802.3 RS (528, 514) (CL91)
• CL134: IEEE 802.3 RS (544,514) (CL134)
• ETC: Ethernet Technology Consortium ETC RS(272, 258)

ตัวย่อ:

• MAC AvST: อินเทอร์เฟซการสตรีม MAC Avalon®
  
• MAC Seg: MAC Segmented

คุณสมบัติ

คอร์ hard IP เปิดการใช้งานโหมดอีเธอร์เน็ต Consortium และ IEEE ทั้งหมดตามอัตราดังต่อไปนี้: 10G, 25G, 40G, 100G, 200G และ 400G MAC ให้การประมวลผลเฟรมแบบ Cut-through เพื่อเพิ่มประสิทธิภาพเวลาแฝง รองรับความเร็วแบบเต็มสายด้วยความยาวเฟรม 64 ไบต์และการรับส่งข้อมูลแบบต่อเนื่องหรือแบบผสมโดยไม่มีแพ็กเก็ตตกหล่น รูปแบบคอร์ IP ทั้งหมดอยู่ในโหมดฟูลดูเพล็กซ์

PHY

• รองรับโหมด 10GE-1, 25GE-1, 40GE-4, 50GE-1, 50GE-2, 100GE-1, 100GE-2, 100GE-4, 200GE-2, 200GE-4, 200GE-8, 400GE-4, 400GE-8
  
• 10GBASE-KR, 10GBASE-CR, 10GBASE-LR
• 25GBASE-KR, 25GBASE-CR, 25GBASE-R, 25GAUI-1
• 40GBASE-KR4, 40GBASE-CR4, 40GBASE-R4
• 50GBASE-KR1, 50GBASE-CR1, 50GBASE-KR2, 50GBASE-CR2, 50GAUI-1, 50GAUI-2
• 100GBASE-KR1, 100GBASE-CR1, 100GBASE-KR2, 100GBASE-CR2, 100GBASE-KR4, 100GBASE-CR4, 100GAUI-1, 100GAUI-2, 100GAUI-4, CAUI-2, CAUI-4
• 200GBASE-KR2, 200GBASE-CR2, 200GBASE-KR4, 200GBASE-CR4, 200GAUI-2, 200GAUI-4, 200GAUI-8
• 400GBASE-KR4, 400GBASE-CR4, 400GAUI-4, 400GBASE-KR8, 400GBASE-CR8, 400GAUI-8
• เลนตัวรับส่งสัญญาณที่ทำงานที่ 10.3125 Gbps, 25.78125 Gbps, 26.5625 Gbps, 53.125 Gbps หรือ 106.25 Gbps เพื่อรองรับโหมดอีเธอร์เน็ตที่หลากหลาย
• รองรับโหมด NRZ และ PAM4
• รองรับการเข้ารหัส 64B/66B ด้วยแถบข้อมูลและเครื่องหมายการจัดตำแหน่งเพื่อจัดแนวข้อมูลจากหลายเลน
• ตัวเลือก Reed-Solomon forward error correction RS-FEC (528,514) โดยส่วนใหญ่เรียกว่า KR-FEC หรือ RS-FEC (544,514) โดยส่วนใหญ่เรียกว่า KP-FEC
• รองรับ Firecode FEC (CL74)
• Auto-negotiation (AN) ตามที่นิยามในมาตรฐาน IEEE 802.3-2915 ย่อหน้าที่ 73 และตาราง Ethernet Consortium 25G Draft 1.6
• Link training (LT) ตามที่นิยามในมาตรฐาน IEEE 802.3-2915 ย่อหน้าที่ 92 และ 93 และตาราง Ethernet Consortium 25G Draft 1.6
• ตัวเลือก Deficit Idle Counter (DIC) เพื่อรักษาค่ามาตรฐานต่ำสุดของช่องว่างระหว่างแพ็คเก็ต (IPG) ควบคุมที่ 8 ไบต์, 10 ไบต์ หรือ 12 ไบต์ หรือให้ผู้ใช้เพิ่ม IPG จากอินเตอร์เฟซไคลเอนต์
• Skew Variation Tolerance เครื่องรับ (RX) ที่เกินกว่าข้อกำหนดย่อหน้าที่ 80.5 ของมาตรฐานอีเธอร์เน็ตความเร็วสูง IEEE 802.3-2015

การควบคุมโครงสร้างเฟรม

• รองรับแพ็กเก็ตขนาดจัมโบ้
  
• RX การตรวจสอบ Cyclic Redundancy Check (CRC) การควบคุมการส่งผ่าน
• Lane Skew Tolerance ของ RX 1000 บิตสำหรับลิงค์ 100G ซึ่งเกินกว่าข้อกำหนดย่อหน้าที่ 82.2.12 ของมาตรฐานอีเธอร์เน็ตความเร็วสูง IEEE 802.3-2015
• การสร้างและการแทรก CRC ของตัวรับส่งสัญญาณต่อแพ็คเก็ต (TX)
• ตัวเลือก Preamble Pass-Through RX และ TX สำหรับแอปพลิเคชันที่ต้องใช้กรรมสิทธิ์การโอนถ่ายข้อมูลจัดการผู้ใช้
• ตัวเลือก TX MAC Source Address Insertion
• Frame padding อัตโนมัติของ TX เพื่อให้ตรงกับขนาดของเฟรมอีเธอร์เน็ต 64 ไบต์ บนลิงค์อีเธอร์เน็ต ตัวเลือกการปิดการใช้งาน per-packet ของคุณสมบัตินี้
• ความสามารถในการ Insert ข้อผิดพลาด TX ที่รองรับ Client Invalidation ของอินพุต In-Progress ไปยัง TX อินเตอร์เฟซไคลเอนต์

การตรวจสอบเฟรมและค่าสถิติ

• การตรวจสอบ RX CRC และการรายงานข้อผิดพลาด
  
• ตัวเลือกการตรวจสอบ RX Strict Start Frame Delimiter (SFD) ตามข้อกำหนด IEEE
• ตัวเลือกการตรวจสอบ RX Strict Preamble ตามข้อกำหนด IEEE
• การตรวจสอบแพ็คเกจ RX ที่ไม่ถูกต้องตามรายละเอียด IEEE
• มีการรับตัวบ่งชี้ประเภทเฟรมควบคุม
• สถิติที่แม่นยำ
• คุณสมบัติ Snapshot เพื่อการจับค่าสถิติที่แม่นยำ
• ตัวเลือกสัญญาณข้อผิดพลาดตรวจจับและรายงานข้อผิดพลาดโลคอล และสร้างข้อผิดพลาดระยะไกล โดยรองรับข้อผิดพลาดลิงค์การเชื่อมโยงทิศทางเดียว ตามที่นิยามในมาตรฐานอีเธอร์เน็ตความเร็วสูง IEEE 802.3-2015 ย่อหน้าที่ 66

การควบคุมการไหล

• ตัวเลือกมาตรฐานอีเธอร์เน็ต IEEE 802.3-2018 ย่อหน้าที่ 31 การควบคุมการไหลของอีเธอร์เน็ตโดยการใช้รีจิสเตอร์ Pause หรืออินเตอร์เฟซ Pause
  
• ตัวเลือกการควบคุมการไหลแบบ priority-based ที่ตรงตามมาตรฐาน IEEE 802.1Q-2014 - ข้อ 17: การควบคุมการไหลแบบ Priority-based
• หยุดการควบคุมการกรองเฟรมชั่วคราว
• ซอฟต์แวร์สามารถสลับโฟลว์ข้อมูล TX MAC ในพื้นที่แบบไดนามิกเพื่อตัดกระแสอินพุตที่เลือกได้

Precision Time Protocol (PTP)

• ตัวเลือกการรองรับมาตรฐาน IEEE 1588v2 PTP
  
• ไทม์สแตมป์ 1 ขั้นตอน (1588v1 และ 1588v2) และ 2 ขั้นตอน TX
• รองรับ PTP Header ในรูปแบบเฟรมที่หลากหลาย รวมถึง Ethernet Encapsulation UDP ใน IPv4 และ UDP ใน IPv6
• รองรับสำหรับการคำนวณไบต์ Checksum Zero และ Checksum Extension
• รองรับการแก้ไขฟิลด์
• ความหน่วงเพิ่มเติมและความหน่วงไม่สมมาตรอิสระที่สามารถตั้งโปรแกรมได้

OTN

• ตัวเลือก Constant Bit Rate (CBR) 25/50GbE พร้อม TX และการเข้ารหัส RX PCS 66 บิต และการปิดการใช้งาน Scrambling
  
• ตัวเลือก 25/50GbE CBR พร้อมคุณสมบัติ Full MAC และ PCS 66 บิต

อินเตอร์เฟซระบบผู้ใช้

• อินเตอร์เฟซการจัดการ Avalon® Memory-Mapped (Avalon-MM) เพื่อเข้าถึงรีจิสเตอร์การควบคุมและสถานะของ IP Core
  
• อินเตอร์เฟซพาธข้อมูล Avalon-ST เชื่อมต่อ MAC ไปยังลอจิกไคลเอนต์ ด้วยส่วนเริ่มต้นเฟรมในไบต์ที่สำคัญที่สุด (MSB) ในรูปแบบ MAC และ PCS อินเตอร์เฟซสำหรับช่อง 100G มี 512 บิต ช่อง 10/25G ใช้ 64 บิต เมื่อเลเยอร์ MAC ถูกเปิดใช้งาน (อินเตอร์เฟซ AVST จะใช้งานได้สำหรับ 10 G ถึง 100G)
• อินเทอร์เฟซ MAC Avalon-ST ใช้งานได้ตั้งแต่ 10G ถึง 100G
• อินเตอร์เฟซ MAC segmented ใช้งานได้สำหรับ 10G ถึง 400G
• อินเตอร์เฟซพาธข้อมูล MII เชื่อมต่อ PCS ไปยังลอจิกไคลเอนต์ในรูปแบบ PCS เท่านั้น
• การควบคุมการรีเซ็ตฮาร์ดแวร์และซอฟต์แวร์
• รองรับ Synchronous Ethernet (SyncE) โดยให้สัญญาณส่งออก Clock Data Recovery (CDR) ไปยัง Fabric ของอุปกรณ์

การกำหนดค่าใหม่แบบไดนามิก

• รองรับการกำหนดค่าใหม่แบบไดนานิกระหว่างอัตรา Ethernet ที่แตกต่างกัน
• ตัวอย่างการออกแบบมีให้ไว้เพื่อการปฏิบัติใช้ที่ง่าย

การดีบั๊กและความสามารถในการทดสอบ

• ตัวนับข้อผิดพลาด Parity Bit-Interleaved เพื่อตรวจสอบข้อผิดพลาดบิตต่อแเลน PCS
  
• ตัวนับบล็อกข้อผิดพลาด RX PCS เพื่อตรวจสอบข้อผิดพลาดในและระหว่างเฟรม
• ตัวนับแพ็คเก็ตแบบ malformed และ dropped
• การตรวจจับอัตราบิตผิดพลาดสูง (BER) เพื่อตรวจสอบอัตราบิตผิดพลาดภายในเลน PCS
• ตัวเลือกการสร้างรูปแบบการทดสอบและการตรวจสอบของ scrambled idle
• คุณสมบัติ Snapshot เพื่อการจับค่าสถิติที่แม่นยำ
• ความสามารถในการแทรกข้อผิดพลาด TX เพื่อรองรับการทดสอบและการดีบัก
• รองรับโหมด 10G-1, 25G-1, 50G-1, 50G-2, 100G-1, 100G-2, 100G-4,200G-4, 200G-8, 400G-4

ประสิทธิภาพการวัดการทดสอบของส่วนประกอบของการทดสอบบางอย่างในบางระบบ ความแตกต่างในฮาร์ดแวร์ ซอฟต์แวร์ หรือการปรับตั้งค่าอาจมีผลกระทบต่อประสิทธิภาพที่แท้จริง ให้อ้างถึงแหล่งข้อมูลอื่น ๆ เพื่อประเมินประสิทธิภาพขณะที่คุณเลือกซื้อ สำหรับข้อมูลทั้งหมดเกี่ยวกับประสิทธิภาพและผลเกณฑ์มาตรฐาน กรุณาเข้าไปที่ www.intel.com/benchmarks. Intel และ Quartus คือเครื่องหมายการค้าของ Intel Corporation หรือบริษัทสาขาในสหรัฐอเมริกา และ/หรือประเทศอื่นๆ