IP เอฟพีจีเอ Intel® XAUI PHY
IP เอฟพีจีเอ Intel® XAUI PHY Core ช่วยให้คุณสามารถสร้างระบบได้ง่ายๆ ด้วยการเชื่อมต่อ 10G Ethernet ที่มีอัตราความเร็วสูงอย่างมาก XAUI PHY นี้ พร้อมด้วย IP Core สำหรับ 10GbE media access control (MAC) ช่วยให้เอฟพีจีเอ Intel® ต่ออินเทอร์เฟซไปยังเครือข่าย 10GbE ผ่านทางหลากหลายอุปกรณ์ภายนอก รวมถึงอุปกรณ์ 10GbE PHY หรือโมดูลตัวรับส่งสัญญาณแบบออปติคอล
อ่านคู่มือผู้ใช้คอร์ IP ตัวรับส่งสัญญาณ PHY ซีรีส์ V ›
อ่านคู่มือผู้ใช้ Intel® Stratix® 10 L- และ H-Tile Transceiver PHY ›
อ่านคู่มือผู้ใช้ Intel® Arria® 10 ตัวรับส่งสัญญาณ PHY ›
อ่านคู่มือผู้ใช้ Intel® Cyclone® 10 GX ตัวรับส่งสัญญาณ PHY ›
IP เอฟพีจีเอ Intel® XAUI PHY
คุณสามารถปรับใช้ XAUI PHY กับซิลิโคนแข็งใน เอฟพีจีเอ 65 nm และ 40 nm ของ Intel พร้อมตัวรับส่งสัญญาณแบบอนุกรมที่เร็วมากกว่า 3 Gbps มีการปรับใช้ฟังก์ชันการจัดการ PHY ใน IP แบบอ่อน ในเอฟพีจีเอ Intel 20 nm หรือตระกูลเอฟพีจีเอหลังนั้นจะสามารถปรับใช้ XAUI PHY ได้ใน IP แบบอ่อน
คุณสมบัติ
- โซลูชันอีเธอร์เน็ต 10G (XAUI) PHY ครบครันสำหรับอินเตอร์เฟซภายนอกแบบอนุกรม 4X 3.125 Gbps
- PHY ที่ประกอบด้วยเลเยอร์ย่อยการเข้ารหัสทางกายภาพ (PCS) 10GBASE, เลเยอร์ย่อย physical Medium attachment (PMA), เลเยอร์ย่อย XGMII Extender (XGXS), อีเธอร์เน็ต 10G (XAUI) และฟังก์ชันการจัดการ PHY
- ต่ออินเทอร์เฟซโดยตรงกับ Intel® FPGA 10GbE MAC เพื่อโซลูชันที่สมบูรณ์แบบ
- การเชื่อมต่อ XAUI PHY (4X 3.125 Gbps) แบบมาตรฐานโดยตรง แบบ chip-to-chip, chip-to-optical module, chip-to-PHY device, backplane และแอปพลิเคชันสายเคเบิลสั้น
- PHY ที่ผสามรวมกับซิลิโคนแบบแข็.ในอุปกรณ์ Intel พร้อมตัวรับส่งสัญญาณแบบอนุกรมที่สูงกว่า 3 Gbps และยังมี XAUI PCS แบบอ่อนในเอฟพีจีเอ Stratix® IV, Stratix® V และ Arria® พร้อมตัวรับส่งสัญญาณแบบอนุกรม
- การรองรับการปรับเปลี่ยนวงจร I/O (DPRIO) อันทรงพลัง ในตัวรับส่งสัญญาณแบบอนุกรมเพื่อปรับสภาพตามลักษณะของช่องสัญญาณ XAUI และอุปกรณ์ในระบบขณะทำงาน
- การปรับใช้ฟังก์ชัน XAUI PHY ตามมาตรฐานอีเธอร์เน็ต: ข้อมูลและการควบคุมบิต การเข้ารหัส/ถอดรหัส 8b/10b และการซิงโครไนซ์ต่อเลน, data serialization/deserialization (SERDES) ไปยังหรือจากสาย 4X 3.125 Gbps, การจัดแนวเลนข้อมูลสี่เลนของผู้รับ, deskew และการจัดแนวเลนสี่เลน และเรทการรับที่ตรงกันเพื่อทดแทนกับความถี่สัญญาณนาฬิกา
- ทำ serial loopback ท้องถิ่นจากตัวรับส่งสัญญาณไปยังผู้รับที่อุปกรณ์ตัวรับส่งสัญญาณแบบอนุกรมสำหรับการทดสอบด้วยตนเอง
- อินเตอร์เฟซระบบภายในที่ประสิทธิภาพสูง
- Intel® FPGA Avalon® Streaming (Avalon-ST) SDR XGMII, แบบ 72 บิต ที่ 156.25 Mbps สำหรับการถ่ายโอนข้อมูล
- Intel® FPGA Avalon® Memory-Mapped (Avalon-MM) แบบ 32 บิต สำหรับการจัดการ agent
ลิงก์ที่เกี่ยวข้อง
เอกสาร
แหล่งข้อมูลเพิ่มเติม
ค้นหา IP Core
ค้นหา Core ทรัพย์สินทางปัญญาของเอฟพีจีเอ Altera® ที่เหมาะกับความต้องการของคุณ
การสนับสนุนด้านเทคนิค
สำหรับการสนับสนุนทางเทคนิคเกี่ยวกับ IP Core นี้ โปรดไปที่ แหล่งข้อมูลการสนับสนุน หรือ การสนับสนุนระดับพรีเมียมจาก Intel® นอกจากนี้ คุณยังค้นหาหัวข้อที่เกี่ยวข้องเกี่ยวกับฟังก์ชันนี้ได้ในศูนย์ความรู้และชุมชน
การประเมินและการซื้อ IP Core
ข้อมูลเกี่ยวกับโหมดการประเมินและการซื้อ Core ทรัพย์สินทางปัญญาของเอฟพีจีเอ Altera®
การออกแบบด้วย IP ของเอฟพีจีเอ Altera®
เรียนรู้เพิ่มเติมเกี่ยวกับการออกแบบด้วย IP ของเอฟพีจีเอ Altera® ซึ่งเป็น Core พร้อมใช้งานที่มีให้เลือกหลากหลายและได้รับการปรับแต่งมาสำหรับใช้กับเอฟพีจีเอ Altera®
IP Base Suite
ฟรีสิทธิ์การใช้งาน IP Core ของเอฟพีจีเอ Altera® พร้อมสิทธิ์การใช้งานซอฟต์แวร์ Quartus® Prime รุ่น Standard หรือรุ่น Pro
ตัวอย่างการออกแบบ
ดาวน์โหลดตัวอย่างการออกแบบและการออกแบบอ้างอิงสำหรับอุปกรณ์เอฟพีจีเอ Altera®
ติดต่อฝ่ายขาย
ติดต่อฝ่ายขายเกี่ยวกับความต้องการของคุณในด้านการออกแบบผลิตภัณฑ์เอฟพีจีเอ Altera® และการเร่งความเร็ว