พาร์ทเนอร์ EDA: FPGA ระบบ EDA
ระบบนิเวศของ Intel EDA นําเสนอโซลูชันการออกแบบที่ครบวงจรในด้านการออกแบบ การตรวจสอบ และการผสานรวม FPGAs Intel® เข้ากับระบบของคุณ
การออกแบบระดับระบบ
ผู้จําหน่าย EDA |
ชื่อผลิตภัณฑ์ |
โซลูชันการออกแบบ |
---|---|---|
เครื่องมือออกแบบระดับสูง |
||
ลงทะเบียนการจัดการแผนที่ |
||
การสังเคราะห์ระดับสูง |
||
การสังเคราะห์ระดับสูง |
||
การสังเคราะห์ระดับสูง |
||
เครื่องมือออกแบบระดับสูง |
การสร้างการออกแบบ
ชื่อผลิตภัณฑ์ |
โซลูชันการออกแบบ |
|
---|---|---|
เครื่องมือการจัดการโครงการ รายการออกแบบ และการวิเคราะห์ |
||
รายการการออกแบบ การรับรู้เกี่ยวกับโค้ด การจัดการโครงการ และการทํางานร่วมกัน |
สังเคราะห์
ชื่อผลิตภัณฑ์ |
โซลูชันการออกแบบ |
|
---|---|---|
การสังเคราะห์ลอจิก |
||
การสังเคราะห์ลอจิกขั้นสูง |
||
เครื่องมือการปิดเวลา |
จำลอง
ผู้จําหน่าย EDA |
ชื่อผลิตภัณฑ์ |
โซลูชันการออกแบบ |
---|---|---|
จำลอง |
||
จำลอง |
||
การมอดูเลต |
||
จำลอง |
||
จำลอง |
||
ตัวจําลองระบบคลาวด์เมตริก |
จำลอง | |
จำลอง |
||
Synopsys | Vcs | จำลอง |
ตรวจ สอบ
ผู้จําหน่าย EDA |
ชื่อผลิตภัณฑ์ |
โซลูชันการออกแบบ |
---|---|---|
การตรวจสอบกฎการออกแบบและการตรวจสอบโดเมนนาฬิกา (CDC) |
||
ไข่มุกสีน้ําเงิน | ตัวตรวจสอบ RTL |
|
ตัวสร้างข้อจํากัด |
||
การข้ามโดเมนนาฬิกา (CDC) |
||
การตรวจสอบยืนยันอย่างเป็นทางการ |
||
ตัวสร้างข้อจํากัด |
||
การตรวจสอบการยกเว้นเวลา |
||
การตรวจสอบการยกเว้นเวลา |
||
การตรวจสอบการประเมิน |
||
การตรวจสอบการทํางาน |
||
การตรวจสอบการข้ามโดเมน Clock |
||
การตรวจสอบการข้ามโดเมน Clock |
||
ตัวสร้าง Testbench |
||
การตรวจสอบการตั้งเวลา |
||
การวิเคราะห์ RTL สําหรับการออกแบบ FPGA |
||
การตรวจสอบขลุ่ย |
||
การตรวจสอบโดเมน Clock Crossing (CDC) |
||
การตรวจสอบคุณสมบัติการทํางาน |
||
การตรวจสอบความเท่าเทียมกันของตรรกะ |
||
การตรวจสอบในระบบและการดีบัก RTL ในตัว |
||
การตรวจสอบยืนยันในระบบ |
การออกแบบระดับบอร์ด
ผู้จําหน่าย EDA |
ชื่อผลิตภัณฑ์ |
โซลูชันการออกแบบ |
---|---|---|
แผนผังและเค้าโครงบอร์ด PCB |
||
การวางแผน I/O FPGA |
||
การวิเคราะห์ SI |
||
การเขียนการออกแบบ Allegro |
แผนผังบอร์ด PCB |
|
แผนผังบอร์ด PCB |
||
การจัดวางบอร์ด PCB |
||
การจัดวางบอร์ด PCB |
||
เทคโนโลยี Keyight | ซอฟต์แวร์การออกแบบ PathWave | PathWave Advanced Design System (ADS) |
การวางแผน I/O FPGA |
||
การวิเคราะห์ SI |
||
แผนผังบอร์ด PCB |
||
แผนผังและเค้าโครงบอร์ด PCB |
||
การจัดวางบอร์ด PCB |
||
การจัดวางบอร์ด PCB |
||
ซอฟต์แวร์ความสมบูรณ์ของสัญญาณ, Inc. (SiSoft) |
การวิเคราะห์ SI |
การสร้างต้นแบบ ASIC
การเพิ่มประสิทธิภาพการออกแบบ
พาร์ทเนอร์ EDA ทั้งหมด
เข้าถึงพาร์ทเนอร์โปรแกรม |
การออกแบบระดับระบบ |
การสร้างการออกแบบ |
สังเคราะห์ |
จำลอง |
ตรวจ สอบ |
การออกแบบระดับบอร์ด |
การสร้างต้นแบบ ASIC |
การเพิ่มประสิทธิภาพการออกแบบ |
---|---|---|---|---|---|---|---|---|
|
|
|
✓ |
✓ |
|
|
|
|
✓ |
|
|
|
|
|
|
|
|
✓ |
|
|
|
|
✓ |
|
|
|
|
|
|
|
✓ |
|
|
|
|
✓ |
|
|
|
|
|
|
|
|
✓ |
|
|
✓ |
✓ |
✓ |
|
|
|
|
|
|
|
✓ |
|
|
|
|
|
|
|
|
✓ |
|
|
|
|
เทคโนโลยี Keyight | ✓ | |||||||
✓ |
✓ |
✓ |
✓ |
✓ |
✓ |
✓ |
|
|
✓ |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
✓ |
|
|
|
|
|
✓ |
|
|
|
|
|
✓ |
|
|
|
|
|
|
|
ซอฟต์แวร์ความสมบูรณ์ของสัญญาณ, Inc. (SiSoft) |
|
|
|
|
|
|
✓ |
|
✓ |
|
|
✓ |
✓ |
|
|
|
|
✓ |
|
✓ |
✓ |
✓ |
✓ |
✓ |
|
|
|
|
|
|
✓ |
|
|
|
|
|
|
|
|
|
✓ |
|
|
เข้าร่วมเป็นพาร์ทเนอร์
เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้