Verilog HDL: การสร้างการออกแบบตามลําดับชั้น

ตัวอย่างนี้อธิบายถึงวิธีสร้างการออกแบบตามลําดับชั้นโดยใช้ Verilog HDL การออกแบบนี้เหมือนกับตัวอย่างลําดับชั้นของ VHDL, AHDL และแผนผัง ไฟล์top_ver.vคือระดับบนสุด ซึ่งเรียกไฟล์สองไฟล์ที่ต่ํากว่าbottom1.vและbottom2.v

สําหรับข้อมูลเพิ่มเติมเกี่ยวกับการใช้ตัวอย่างนี้ในโครงการของคุณ ให้ไปที่:

• วิธีการใช้ตัวอย่าง Verilog HDL
• ความช่วยเหลือ MAX+PLUS® II

vprim.v

top_verโมดูล top_ver.v 

(q, p, r, out);

อินพุต     q, p, r;
เอา     ต์พุต;
reg     out, intsig;

bottom1 u1 (.a(q), .b(p), .c (intsig);
bottom2 u2 (.l(intsig), .m(r), .n(out);

endmodule

bottom1.v

module bottom1 (a, b, c);

อินพุต     a, b;
เอาต์พุต     c;
reg      c;
เริ่ม
     c<=a & b; endmodule เสมอ

bottom2.v

module bottom2 (l, m, n);

อินพุต     l, m;
เอาต์พุต    n;
reg       n;
เริ่ม
     n<=l | m เสมอ endmodule