ตัวอย่างต่อไปนี้ให้คําแนะนําในการปรับใช้งานฟังก์ชันโดยใช้ Verilog HDL สําหรับข้อมูลเพิ่มเติมเกี่ยวกับการสนับสนุน Verilog โปรดดูวิธีใช้ซอฟต์แวร์ Intel® Quartus® Prime
สําหรับตัวอย่างเพิ่มเติมของการออกแบบ Verilog สําหรับอุปกรณ์ Intel โปรดดูบทของ สไตล์การเข้ารหัส HDL ที่แนะนําของ คู่มือผู้ใช้ซอฟต์แวร์ Intel Quartus Prime คุณยังสามารถเข้าถึงตัวอย่าง Verilog HDL จากเทมเพลตภาษาในซอฟต์แวร์ Intel Quartus Prime
ฟังก์ชันการสื่อสาร Verilog
ฟังก์ชันทางคณิตศาสตร์ Verilog
ฟังก์ชัน Verilog Bus และ I/O
ฟังก์ชันการประมวลผลสัญญาณดิจิทัล (DSP) Verilog
- เทมเพลต Verilog HDL สําหรับการป้อนค่า DSP Blocks ในStratix III และ IV FPGAs
- ทําให้ได้ Unity Gain ใน Block Floating Point-Point IFFT+FFT Pair
- รีโหลดสัมประสิทธิ์สําหรับ FIR Compiler
- FFT ที่มีความยาวการแปลง 32K-Point
- ตัวคูณที่ลงนามพร้อม I/O ที่ลงทะเบียน
- ตัวเพิ่มตัวคูณที่ลงนาม
- ตัวคูณที่ไม่มีการรับรอง
- Multipier-Accumulator ที่ไม่มีการรับรอง
วิธีการใช้ตัวอย่าง Verilog HDL
Intel ให้ตัวอย่างการออกแบบ Verilog HDL เป็นไฟล์ปฏิบัติการที่ดาวน์โหลดได้หรือแสดงเป็นข้อความในเว็บเบราว์เซอร์ของคุณ เลือกลิงก์ไฟล์เรียกทํางานเพื่อดาวน์โหลดไฟล์ลงในฮาร์ดดิสก์ของคุณ ในการใช้ตัวอย่าง Verilog HDL ที่แสดงเป็นข้อความในซอฟต์แวร์ Intel Quartus Prime ของคุณ ให้คัดลอกและวางข้อความจากเว็บเบราว์เซอร์ของคุณลงในตัวแก้ไขข้อความ ตรวจสอบให้แน่ใจว่าชื่อไฟล์ของไฟล์การออกแบบ Verilog HDL (.v)สอดคล้องกับชื่อหน่วยงานในตัวอย่าง ตัวอย่างเช่น หากชื่อหน่วยงานคือ Myram ให้บันทึกไฟล์เป็นmyram.v