การออกแบบอ้างอิงชิป PHY แบบพอร์ตเดียวแบบ Triple-Speed Ethernet แบบออนบอร์ด

แนะนําสําหรับ

  • อุปกรณ์: Stratix® IV GX

  • อุปกรณ์: Arria® II GX

  • Quartus®: ไม่ทราบ

author-image

By

ภาพรวม

การออกแบบอ้างอิงพาธข้อมูลบนชิป PHY แบบพอร์ตเดียวแบบ Triple-Speed Ethernet เป็นวิธีที่ง่ายและรวดเร็วในการปรับใช้การออกแบบที่ใช้อีเธอร์เน็ตของคุณเองในIntel® FPGA การออกแบบอ้างอิงยังสังเกตการรับส่งข้อมูลเครือข่ายสดที่ไหลผ่านสายเคเบิลอีเธอร์เน็ตแบบลูปกลับหรือสวิตช์อีเธอร์เน็ต Gbps การออกแบบนี้ยังช่วยให้คุณตรวจสอบการทํางานของระบบที่ใช้อีเธอร์เน็ตด้วยฟังก์ชัน Triple Speed Ethernet ที่ได้รับการรับรองจาก Intel University of New Hampshire (UNH) และอุปกรณ์ PHY นอกชั้นวางมาตรฐาน คุณสามารถใช้การออกแบบนี้เพื่อสร้างระบบอีเธอร์เน็ตของคุณเองที่มีความเสี่ยงต่ําและความพยายามน้อยที่สุด

การออกแบบอ้างอิงสร้างขึ้นด้วย Intel® Qsys โดยใช้ฟังก์ชัน MegaCore® แบบ Triple-Speed Ethernet ใน Stratix® IV GX หรือ Arria® II GX FPGAด้วยชิป Marvell 88E111 PHY แบบออนบอร์ด การออกแบบอ้างอิงนี้แสดงให้เห็นถึงการทํางานของฟังก์ชัน Triple-Speed Ethernet MegaCore® ที่ให้ประสิทธิภาพความเร็วสายสูงสุดในการกําหนดค่าฮาร์ดแวร์แบบลูปแบ็ค

คุณสมบัติ

  • ต้องการฮาร์ดแวร์ขั้นต่ําสําหรับการทดสอบที่สมบูรณ์
  • ใช้หนึ่งอินสแตนซ์ของคอร์ทรัพย์สินทางปัญญา (IP) ความเร็วอีเธอร์เน็ตสามตัวและรองรับการดําเนินการอีเธอร์เน็ต 10/100/1000 เมกะบิตต่อวินาที (Mbps) ในโหมดต่อไปนี้:
    • โหมด RGMII ในการออกแบบ Arria® II GX
    • โหมด SGMII พร้อมการต่อรองอัตโนมัติในการออกแบบ Stratix® IV GX
  • สนับสนุนพารามิเตอร์การทดสอบแบบตั้งโปรแกรมได้ เช่น จํานวนแพ็กเก็ต ความยาวแพ็กเก็ต ที่อยู่การควบคุมการเข้าถึงสื่อต้นทางและปลายทาง (MAC) และประเภทข้อมูล Payload
  • การทดสอบการสนับสนุนกับการส่งข้อมูลแบบสุ่มแบบสุ่มซึ่งช่วยให้สามารถกําหนดค่าการส่งข้อมูลแต่ละชุดสําหรับจํานวนแพ็กเก็ต ประเภทข้อมูล Payload และขนาดเพย์โหลด ตัวสร้างลําดับไบนารีแบบสุ่ม (PRBS) แบบหลอมรวมจะสร้างประเภทข้อมูล Payload ในค่าที่เพิ่มขึ้นแบบคงที่หรือตามลําดับแบบสุ่ม
  • สาธิตการรับส่งและการรับแพ็กเก็ตอีเธอร์เน็ตผ่านพาธลูปเชอร์ภายในที่อัตราข้อมูลสูงสุดตามทฤษฎีโดยไม่มีข้อผิดพลาด
  • รวมการสนับสนุนสําหรับการรวบรวมสถิติอัตราการรับส่งข้อมูล
  • รองรับอินเตอร์เฟซผู้ใช้ System Console อินเทอร์เฟซผู้ใช้นี้ซึ่งใช้ Tcl ช่วยให้คุณสามารถกําหนดค่า ดีบัก และทดสอบการออกแบบอ้างอิงแบบไดนามิกได้

สาธิตเทคโนโลยี Intel®

  • Stratix® IV GX FPGAs
  • FPGAs GX Arria II®
  • ฟังก์ชัน MegaCore® ของอีเธอร์เน็ตความเร็วสามเท่า
  • ตัวออกแบบแพลตฟอร์ม
  • Fabric เชื่อมต่อกันของระบบAvalon®

รูปภาพที่ 1 การออกแบบอ้างอิงชิป PHY แบบพอร์ตเดียวแบบ Triple-Speed Ethernet แบบออนบอร์ด

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้