ตัวอย่างการออกแบบนี้ประกอบด้วยทั้งฮาร์ดแวร์และซอฟต์แวร์ ส่วนฮาร์ดแวร์ประกอบด้วยคอร์ Nios® II/f พร้อมกับเวกเตอร์รีเซ็ตที่ชี้ไปที่หน่วยความจําแฟลชและเวกเตอร์ข้อยกเว้นที่ชี้ไปที่หน่วยความจํา DDR3 ระบบฮาร์ดแวร์ยังประกอบด้วย Triple Speed Ethernet MAC และ คอร์เข้าถึงหน่วยความจําโดยตรงที่รวบรวมไว้อย่างกระจาย (PDF) สําหรับทั้ง TX และ RX
คุณสามารถใช้การออกแบบ Triple Speed Ethernet เพื่อประเมินการควบคุมการเข้าถึงสื่อ Triple Speed Ethernet (MAC) หรือใช้เป็นจุดเริ่มต้นสําหรับการออกแบบระบบอีเธอร์เน็ตของคุณเอง การออกแบบนี้รองรับชุดพัฒนาIntel® FPGAต่อไปนี้:
ข้อมูลจําเพาะการออกแบบฮาร์ดแวร์
- คอร์ Nios II/f พร้อมโมดูลดีบัก JTAG
- คอนโทรลเลอร์ DDR3 SDRAM
- อินเตอร์เฟซหน่วยความจําแฟลช (CFI) ทั่วไป
- Triple Speed Ethernet MAC
- JTAG UART
- ตัวจับเวลาของระบบ
- ตัวจับเวลาความละเอียดสูง
- ตัวนับประสิทธิภาพ
- I/Os แบบขนาน LED (PIOs)
- PIOs กดปุ่ม
- อุปกรณ์ต่อพ่วง ID ระบบ
- TX/RX SGDMA
- หน่วยความจําบนชิป
การใช้ตัวอย่างการออกแบบนี้
การใช้การออกแบบนี้อยู่ภายใต้และอยู่ภายใต้ข้อกําหนดและเงื่อนไขของข้อตกลงสิทธิ์การใช้งานตัวอย่างการออกแบบของ Intel®
ดาวน์โหลดไฟล์ zip ที่เหมาะสําหรับชุดของคุณด้านล่าง
Stratix IV:
- 4SGX230 Triple Speed Ethernet zip ไฟล์ (14.1)
- 4SGX230 Triple Speed Ethernet zip ไฟล์ (14.0)
- 4SGX230 Triple Speed Ethernet zip ไฟล์ (13.1)
Cyclone III:
หมายเหตุ: ตระกูลอุปกรณ์ Cyclone III ไม่รองรับใน ACDS เวอร์ชั่น 14.0 ขึ้นไป
ลิงก์ที่เกี่ยวข้อง
สําหรับข้อมูลเพิ่มเติม คุณสามารถดูลิงก์ด้านล่าง: