โซลูชันอ้างอิง
ระบบคมนาคมและระบบคมนาคมที่มีระบบ Intel FPGA
ตัวโหลดแฟลชซีเรียล
- รางบัลกรีระบบคมนาคม, Intel FPGA, JTAG
- AN 370: บัฟเฟอร์แบบ Serial FlashLoader กับซอฟต์แวร์ Quartus® II
ตัวโหลดแฟลชแบบขนาน
- เอฟพีจีเอ Intel MAX® II หรือ Intel FPGAs ตั้งอยู่ใกล้กับ Intel Intel FPGA
- ตัวโหลดแฟลชแบบขนานผู้ใช้ Intel® FPGA IP
- AN 478: ตัวระบุโมบิลิปชิฟต์แบบคงอยู่ FPGA กับยานเกราะ Quartus II
คอนโทรลเลอร์การกําหนดค่าซีรี่ส์ MAX® ใช้หน่วยความจําแฟลช
- MAX MAX MAX® II ใช้งานกับ Intel ได้ FPGAs Intel
- คอนโทรลเลอร์การกําหนดค่าซีรี่ส์ MAX ใช้เอกสารข้อมูลหน่วยความจําแฟลช
- การออกแบบอ้างอิงคอนโทรลเลอร์การกําหนดค่าหน่วยความจําแฟลช (ZIP)
MicroBlaster: แบบเต็ม: แบบย่อส่วนของแบบเต็มแบบ Passive หรือ Fast Passive Parallel
- เอฟเฟกต์อะแดปตอลเออร์สแบบติดกัน FPGA อินเตอร์เฟซแบบ Passive Serial (PS) ส่วนต่อประภาคารแบบรวม (PS) และ 100 มม. แบบ 120 มม.
- 300000000000/™ 10000000/ 1000000/ 100000™
- เอกสารทางการคมนาคมด้วยระบบบรรษัทแบบคงอยู่ MicroBlaster Fast Passive
- AN 423: 423: 44444444444444444
- เอฟทีเอ MicroBlaster (ZIP) มีชุดเครื่องมือแบบสปอตไลต์แบบสปอตไลต์
Jam STAPL: การกําหนดค่า JTAG
- ราฟท์มอสเคราะหพัทธ์ FPGA เงยเนินการ
- AN 425: ชุดคําสั่งแบบเอนจิกแบบเดิม Jam STAPL สําหรับอุปกรณ์ต่อขยาย
JRunner: การกําหนดค่า JTAG
- เมาท์มอดูลลิเธียมแบบ 30000 FPGA แบบต่อพ็อกเกตแบบตั้งเเต่ละเเต่
- 300000000000/ 10000000/ 1000000/ 100000
- 414: เอฟเฟค JRunner: ตัวปรับขยายแบบตั้งสะดุดแบบฝังตัว PLD JTAG
- เอฟเฟค JRunner (ZIP) แบบอุปกรณ์สําหรับอุปกรณ์แบบทดสอบ (ไม่รวมการต่อขยาย) แบบทดสอบทางอเนกนอล (ไม่รวมการประชาธิปัตย์)
SRunner: โปรแกรมรวม EPCS
- เอฟพีซีแบบพอร์ตเทรนนิงแบบพอร์ตเทเกิลแบบพอร์ตเทเกิลแบบตั้งโปรแกรมได้ EPCS และอินเทอเรชั่นอินทิคัมแบบ Active Serial (AS) แบบสูท
- ข้อมูลด้านการป FPGA ByteBlaster II ในการใช้ระบบ II บนระบบ II
- AN 418: SRunner: โซลูชันแบบสปอร์ตสปอร์ตเอ็นเตอร์เทนนิ่งแบบ 418 ที่ผุดขึ้นเป็นอุปกรณ์แบบเดิม
- เอฟเฟกต์ SRunner (ZIP) แบบอุปกรณ์สําหรับอุปกรณ์แบบทดสอบแบบทดสอบ (ไม่รวมการต่อขยาย) แบบทดสอบ
โมโมทเทิร์นโอบ: I/O ใหม่
- เอฟเอคตอลลาร์ค FPGA เอนทรานซิเธคและมาพร้อมคุณสมบัติ I/O ที่มาพร้อมคุณสมบัติ
- โมดุลโอเอฟ: เอกสารข้อมูลสําหรับเอกสารข้อมูล I/O สําหรับอุปกรณ์ Intel FPGA
- Inss ็อกเก็จ Inssid (TCL)
- Readme เผยถึงความพร้อมของเศรษฐีที่ลอบเข้าระบบ (TXT)
เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้