คุณอาจเห็นข้อผิดพลาดนี้เมื่อใช้ Intel® FPGA IP PLL กับอุปกรณ์ Stratix® V, Arria® V และ Cyclone® V และระบุการเปลี่ยนเฟสสําหรับสัญญาณนาฬิกาเอาต์พุตหลายนาฬิกา IP อาจแสดงข้อผิดพลาดนี้หากไม่สามารถทําการตั้งค่าการเปลี่ยนเฟสได้อย่างน้อยหนึ่งการตั้งค่า อย่างไรก็ตาม อาจแสดงรายการการตั้งค่า Shift เฟสจริงซึ่งไม่ถูกต้องเช่นกัน
หากต้องการรับการตั้งค่าการเปลี่ยนเฟสให้ใกล้เคียงกับสิ่งที่คุณต้องการสําหรับความถี่สัญญาณนาฬิกาเอาต์พุตหลายความถี่ ให้ใช้ตัวเลือก เปิดใช้งานเอาต์พุตทางกายภาพ และป้อนค่าตัวนับ M และ N ด้วยตนเองเพื่อให้ได้ความถี่ VCO ที่ช่วยให้คุณทําความถี่เอาต์พุตที่ต้องการได้ รวมทั้งความละเอียดขั้นตอนเฟสที่เหมาะสม