คุณอาจพบข้อผิดพลาดนี้เมื่อสร้างอินสแตนซ์ PLL Intel® FPGA IP ด้วยการตั้งค่าการเปลี่ยนเฟสสัญญาณนาฬิกาเอาต์พุตบางอย่าง
ตัวอย่างเช่น อินเทอร์เฟซ ALTLVDS ที่มีอัตรา dara ที่ 700 Mbps และปัจจัยการดีซีเรียลไลเซชัน 7 รายงานการคอมไพล์จะแสดงสัญญาณนาฬิกาเอาต์พุตจะมีการเปลี่ยนเฟส 180, 257 และ 334 องศา อย่างไรก็ตาม หากคุณป้อนการตั้งค่าการเปลี่ยนเฟสเหล่านี้ใน Intel® FPGA IP PLL ตัวแก้ไขพารามิเตอร์จะรายงานข้อผิดพลาดนี้
ใส่การตั้งค่า Phase Shift เป็น "ps" เพื่อเปลี่ยนการตั้งค่าองศาใน Intel® FPGA IP PLL
ปัญหานี้ได้รับการแก้ไขในซอฟต์แวร์ Quartus® II เวอร์ชั่น 13.1