ข้อผิดพลาดนี้จะเกิดขึ้นเมื่อสร้าง testbench สําหรับการออกแบบอ้างอิง PCI Express® ที่มาพร้อมกับ AN456 ในอุปกรณ์ Arria® V หรือ Cyclone® V ข้อผิดพลาดนี้เกิดจากโมดูล Status Output Bridge ไม่มีโมเดลการจําลองที่เหมาะสม
Qsys จะรายงานข้อผิดพลาดต่อไปนี้หากคุณสร้าง testbench ด้วยการตั้งค่าเหล่านี้:
- สร้างระบบ Testbench Qsys: มาตรฐาน BFMs สําหรับอินเทอร์เฟซ Avalon มาตรฐาน
- สร้างโมเดลการจําลอง: Verilog
ข้อผิดพลาด: pcie_av_hip_de_hip_status_0: # args ผิด: ควรเป็น "ชื่อ proc_quartus_synth"
ขณะดําเนินการ
"proc_quartus_synth"
(ขั้นตอน "proc_sim_verilog" บรรทัดที่ 2)
ถูกเรียกจากภายใน
"proc_sim_verilog altpcie_av_hip_ast_hip_status_bridge"
ข้อมูล: pcie_av_hip_de_hip_status_0: "top" instantiated altera_pcie_av_hip_de_hip_status "pcie_av_hip_de_hip_status_0"
ข้อผิดพลาด: การสร้างหยุดทํางาน, โมดูล 3 โมดูลขึ้นไปที่เหลืออยู่
ข้อมูล: ด้านบน: เสร็จสิ้นด้านบน" ด้วย 7 โมดูล, 89 ไฟล์, 3559773 ไบต์
ข้อผิดพลาด: การสร้าง ip ล้มเหลวด้วย exit code 1: 2 ข้อผิดพลาด 8 การเตือน
สําหรับการจําลอง ให้ลบโมดูลสถานะออกจากการออกแบบ หรือใช้การออกแบบตัวอย่างอื่นที่พร้อมใช้งานจากไดเรกทอรีการติดตั้ง Quartus® II ของคุณ
<ไดเรกทอรีการติดตั้ง>\ip\altera\altera_pcie\...