ข้อผิดพลาด: pcie_sv_hip_de_hip_status_0: ผิด # args: ควรเป็น...

คำอธิบาย

เมื่อทําการคอมไพล์การออกแบบอ้างอิง PCI Express® ที่มาพร้อมกับ AN465 อีกครั้ง จะเกิดข้อผิดพลาดต่อไปนี้:

ข้อผิดพลาด: pcie_sv_hip_de_hip_status_0: ผิด # args: ควรเป็น "ชื่อproc_quartus_synth"
ขณะดําเนินการ
"proc_quartus_synth"
(ขั้นตอน "proc_sim_verilog" บรรทัดที่ 2)
ถูกเรียกใช้จากภายใน
"proc_sim_verilog altpcie_sv_hip_ast_hip_status_bridge"?

ข้อผิดพลาดนี้เกี่ยวข้องกับตรรกะ Application Layer ของปะเก็นที่ขับเคลื่อนไฟ LED บน PCB ไม่จําเป็นต้องสร้างการออกแบบ PCIe เต็มรูปแบบ คุณอาจลบองค์ประกอบ Qsys และไม่มีการสูญเสียฟังก์ชั่นการทํางาน

ความละเอียด ลบpcie_sv_hip_de_hip_status_0ส่วนประกอบ Qsys

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 13 ผลิตภัณฑ์

Stratix® V GX FPGA

Cyclone® V ST SoC FPGA

Cyclone® V SX SoC FPGA

Stratix® V GS FPGA

Stratix® V GT FPGA

Cyclone® V GX FPGA

Cyclone® V SE SoC FPGA

Cyclone® V GT FPGA

Arria® V SX SoC FPGA

Arria® V ST SoC FPGA

Arria® V GX FPGA

Arria® V GZ FPGA

Arria® V GT FPGA

เลือกภาษาของคุณ

ใช้งานการค้นหาของ Intel.com

ลิงค์ด่วน

การค้นหาล่าสุด

ค้นหาขั้นสูง

ค้นหาเฉพาะใน

ข้อผิดพลาด: pcie_sv_hip_de_hip_status_0: ผิด # args: ควรเป็น "ชื่อproc_quartus_synth"

สิ่งแวดล้อม

บทความที่เกี่ยวข้อง

ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

คำประกาศสิทธิ์