คำอธิบาย
เนื่องจากปัญหาใน Cyclone® IV FPGA PCIe Hard IP PMA ลิงก์อาจติดอยู่ในสถานะ Detect.Active
เนื่องจากตรรกะการตรวจจับตัวรับส่งสัญญาณไม่ได้ส่งคืนชีพจร PHYSTATUS บนอินเทอร์เฟซ PIPE ไปยังคอร์ Hard IP หากช่วงต่ําของ TxDetectRx สองตัวติดต่อกันน้อยกว่า 544 ns
ความละเอียด
เปลี่ยนตรรกะการรีเซ็ต Hard IP ด้วยตนเองเพื่อตรวจสอบสัญญาณ crst และ srst อย่างน้อย 1 ตัว
คุณสามารถใช้ไฟล์ต่อไปนี้เพื่อดูการเปลี่ยนแปลงที่จําเป็นสําหรับอินเทอร์เฟซที่แมปหน่วยความจํา Avalon®เพื่อตอบสนองความต้องการข้างต้น
- pcie_compiler_0 (.v) : หาตรรกะการรีเซ็ตที่เพิ่มเข้ามาได้ในหลายๆ บรรทัดโดยใช้คําสําคัญ ใหม่ ใส่บรรทัดเหล่านี้ไว้ในไฟล์การสร้างอินสแตนซ์ของคุณสําหรับอินเทอร์เฟซที่แมปหน่วยความจํา Avalon
- pcie_compiler_0 (.vhd): หาตรรกะการรีเซ็ตที่เพิ่มเข้ามาได้ในหลายๆ บรรทัดโดยใช้คําสําคัญ ใหม่ ใส่บรรทัดเหล่านี้ไว้ในไฟล์การสร้างอินสแตนซ์ของคุณสําหรับอินเทอร์เฟซที่แมปหน่วยความจํา Avalon
ปัญหานี้ได้รับการแก้ไขในการใช้งาน Platform Designer ของ Cyclone IV PCIe Hard IP