ID บทความ: 000076079 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 14/11/2014

ทําไม ALTLVDS_TX Intel® FPGA IP ของฉันที่ใช้ PLL ภายนอกไม่ทํางานอย่างถูกต้องในอุปกรณ์ Arria® V, Cyclone® V และ Stratix® V เมื่อใช้ซอฟต์แวร์ Quartus® II เวอร์ชั่น 14.0

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    มีปัญหาที่ทราบกันเมื่อใช้ PLL Reconfig Controller Intel® FPGA IP กับ INTEL® FPGA IP ALTLVDS ในโหมด PLL ภายนอก ในซอฟต์แวร์ Quartus® II เวอร์ชั่น 14.0 เมื่อใช้อุปกรณ์ Arria® V, Cyclone® V และ Stratix® V

    หลังจากรวบรวมและปรับการออกแบบให้เหมาะสมแล้ว คุณอาจพบว่ารอบหน้าที่สําหรับตัวนับ C1 ที่รายงานในตัววิเคราะห์เวลาไม่ตรงกับการคํานวณที่ระบุไว้ในโซลูชันที่เกี่ยวข้องสําหรับอัตราข้อมูลที่ผู้ใช้กําหนด

    ความละเอียด

    ในการแก้ไขปัญหานี้ คอนโทรลเลอร์การกําหนดค่า PLL ใหม่ต้องถูกตัดการเชื่อมต่อจาก IP PLL ภายนอกที่กําลังขับเคลื่อน ALTLVDS Intel FPGA IP

    ปัญหานี้ได้รับการกําหนดเวลาให้แก้ไขในซอฟต์แวร์ Intel® Quartus® เวอร์ชั่นในอนาคต

     

     

    บทความที่เกี่ยวข้อง

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 15 ผลิตภัณฑ์

    Cyclone® V ST SoC FPGA
    Cyclone® V SX SoC FPGA
    Stratix® V GX FPGA
    Arria® V GX FPGA
    Cyclone® V GT FPGA
    Stratix® V GS FPGA
    Stratix® V GT FPGA
    Arria® V ST SoC FPGA
    Arria® V SX SoC FPGA
    Arria® V GZ FPGA
    Cyclone® V E FPGA
    Cyclone® V GX FPGA
    Arria® V GT FPGA
    Stratix® V E FPGA
    Cyclone® V SE SoC FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้