ฉันจะปรับใช้ ALTLVDS ในโหมด PLL ภายนอกสําหรับอุปกรณ์ Stratix® V, Arria® V และ Cyclone® V ได้อย่างไร

คอร์ ALTLVDS_RX และ ALTLVDS_TX Intel® FPGA IP เริ่มรองรับตัวเลือกโหมด PLL ภายนอกในซอฟต์แวร์ Quartus® II เวอร์ชั่น 11.0 สําหรับอุปกรณ์ Stratix® V  คําแนะนําต่อไปนี้ใช้กับอุปกรณ์ Stratix V,Arria® V และ Cyclone® V

PLL Intel® FPGA IP การเปลี่ยนเฟสสัญญาณนาฬิกาเอาต์พุตและรอบการทํางานจะขึ้นอยู่กับอัตราข้อมูลและดีซีเรียลไลเซชัน / ปัจจัยซีเรียลไลเซชันของอินเทอร์เฟซ  ตัวอย่างด้านล่างตั้งค่าการเปลี่ยนเฟสโดยคาดว่านาฬิกาและข้อมูลจะถูกจัดขอบไว้ที่พินของอุปกรณ์

ข้อกําหนดการตอกบัตร Intel FPGA IP PLL สําหรับ ALTLVDS_TX และ ALTLVDS_RX เมื่อไม่ได้ใช้โหมด DPA และ Soft-CDR:

• C0:
  • ความถี่ = อัตราข้อมูล
  • การเปลี่ยนเฟส = -180 360 องศา
  • รอบหน้าที่ = 50%
  • เชื่อมต่อกับพอร์ต tx_inclock ของ ALTLVDS_TX และพอร์ต rx_inclock ของ ALTLVDS_RX
• C1:
  • ความถี่ = อัตราข้อมูล / ปัจจัยซีเรียลไลเซชัน
  • การเปลี่ยนเฟส = [(serialization factor -2) / serialization factor] * 360 องศา
  • รอบหน้าที่ = 100 / แฟคเตอร์ซีเรียลไลเซชัน
  • เชื่อมต่อกับพอร์ต ALTLVDS_TX tx_enable และพอร์ต rx_enable ของ ALTLVDS_RX
• C2:
  • ความถี่ = อัตราข้อมูล / ปัจจัยซีเรียลไลเซชัน
  • การเปลี่ยนเฟส = [(-180 / serialization factor) 360 องศา]
  • รอบหน้าที่ = 50%
  • ใช้เป็น Coreclock สําหรับการลงทะเบียนข้อมูลแบบขนานสําหรับทั้ง TX และ RX และเชื่อมต่อกับพอร์ต ALTLVDS_RX rx_syncclock (เมื่อผู้รับต้องการ rx_syncclock เท่านั้น)

ข้อกําหนดการตอกบัตร PLL Intel FPGA IP สําหรับ ALTLVDS_RX เมื่อใช้โหมด DPA และ Soft-CDR (ไม่สามารถใช้ได้กับอุปกรณ์ Cyclone V):

• C0 - C2 จะเหมือนกับเมื่อไม่ได้ใช้โหมด DPA หรือ Soft-CDR
• C3 ซ้ํากันในการตั้งค่า C0 และเชื่อมต่อกับพอร์ตอินพุต rx_dpaclock ของ ALTLVDS_RX

พอร์ตเอาต์พุตแบบ Locked ของ PLL Intel FPGA IP ต้องเสียบเข้ากับพอร์ต pll_areset ของ ALTLVDS_RX Intel FPGA IP เมื่อใช้งานโหมด DPA และ Soft-CDR

สําหรับความสัมพันธ์ระหว่างสัญญาณนาฬิกาและเฟสข้อมูลอื่นๆ Intel ขอแนะนําให้คุณสร้างอินสแตนซ์อินเทอร์เฟซ ALTLVDS_RX และ ALTLVDS_TX ของคุณก่อนโดยไม่ต้องใช้ตัวเลือกโหมด PLL ภายนอก รวบรวมเมกะการทํางานในซอฟต์แวร์ Quartus II และจดการตั้งค่าความถี่ การเปลี่ยนเฟส และรอบการทํางานสําหรับแต่ละเอาต์พุตสัญญาณนาฬิกา  รายการเหล่านี้มีการระบุไว้ในรายงานสรุปการใช้งานคอมไพล์ => Fitter => Resource Section => PLL  ใส่การตั้งค่าเหล่านี้ใน Intel FPGA IP PLL แล้วเชื่อมต่อเอาต์พุตที่เหมาะสมกับคอร์ ALTLVDS_RX และ ALTLVDS_TX Intel FPGA IP