ID บทความ: 000075569 ประเภทข้อมูล: ข้อมูลผลิตภัณฑ์และเอกสารประกอบ การตรวจสอบครั้งล่าสุด: 03/03/2015

ฉันจะจัดการกับการละเมิดเวลาในเส้นทางที่มีการใช้รีจิสเตอร์ปลายทางภายในบล็อก DSP เฉพาะในอุปกรณ์ Arria® V ได้อย่างไร

สิ่งแวดล้อม

    ซอฟต์แวร์ Intel® Quartus® II
    DSP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

เนื่องจากปัญหาในซอฟต์แวร์ Quartus® II เวอร์ชัน 13.1 และรุ่นก่อนหน้า คุณอาจเห็นการละเมิดในการออกแบบ Arria® V สําหรับเส้นทางที่มีการใช้รีจิสเตอร์แหล่งที่มาโดยใช้รีจิสเตอร์คอร์มาตรฐานและรีจิสเตอร์ปลายทางถูกนําไปใช้เป็นรีจิสเตอร์อินพุต DSP เฉพาะ

ความละเอียด

เพื่อหลีกเลี่ยงปัญหานี้ โอเวอร์ครามจํากัดข้อกําหนดการระงับในระหว่างกระบวนการที่เหมาะสมโดยการเพิ่มข้อจํากัดนี้ไปยังไฟล์ข้อจํากัดการออกแบบ (.sdc):

ถ้า {($::quartus (nameofexecutable) == "quartus_map") || ($:quartus (nameofexecutable) == "quartus_fit")} {
set_min_delay -from [get_keepers {<sourece register>}] -to [get_keepers {<destination register>}] 0.1
}

หากการละเมิดที่คุณเห็นนั้นมากกว่า 100 ps ค่าข้อจํากัดเกินสามารถเพิ่มได้

ปัญหานี้ได้รับการแก้ไขแล้วตั้งแต่ซอฟต์แวร์ Quartus® II เวอร์ชัน 13.1.2

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 4 ผลิตภัณฑ์

Arria® V GX FPGA
Arria® V GT FPGA
Arria® V SX SoC FPGA
Arria® V ST SoC FPGA

1

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้