ตัวเลือกการแชร์นาฬิกาคอนโทรลเลอร์หลายตัวช่วยให้คอนโทรลเลอร์สามารถแชร์นาฬิกา PHY แบบคงที่ระหว่างคอนโทรลเลอร์หลายตัวที่ทํางานบนความถี่เดียวกันและต้องแชร์นาฬิกาอ้างอิงลูปที่ล็อกเฟส (PLL) เดียวกัน
อย่างไรก็ตาม มีข้อจํากัดหากคุณต้องการเปิดใช้งานคุณสมบัตินี้ใน Cyclone® III และตระกูลอุปกรณ์ IV Cyclone
- สําหรับการออกแบบที่มีสองอินสแตนซ์ ALTMEMPHY จะยังคงใช้ PLL สองตัว
อธิบายไว้ในบทความ knowlegde ต่อไปนี้:
ฉันสามารถแชร์ PLL เดียวสําหรับสองอินสแตนซ์ ALTMEMPHY ในการออกแบบของฉันได้หรือไม่
- สําหรับคอนโทรลเลอร์หน่วยความจําที่ใช้ ALTMEMPHY ควรป้อน PLL บนพินอินพุตเฉพาะที่ได้รับชดเชยอย่างเต็มที่เพื่อลดค่า Jitter และเป็นหนึ่งในสมมติฐานโมเดลกําหนดเวลาสําหรับเครือข่าย PLL และสัญญาณนาฬิกา
"สัญญาณนาฬิกาอินพุตอ้างอิงไปยัง PLL ต้องถูกขับเคลื่อนด้วยพินอินพุตนาฬิกาเฉพาะที่อยู่ติดกับ PLL หรือจากสัญญาณเอาต์พุตสัญญาณนาฬิกาจาก PLL ที่อยู่ติดกัน เพื่อลดค่า jitter สัญญาณนาฬิกาเอาต์พุต จะต้องไม่กําหนดเส้นทางพินสัญญาณนาฬิกาอินพุตอ้างอิงไปยัง ALTMEMPHY PLL ผ่านคอร์โดยใช้เครือข่ายนาฬิกาทั่วโลกหรือระดับภูมิภาค"
- Cyclone III และอุปกรณ์ Cyclone IV ยังไม่มีอินพุตสัญญาณนาฬิกาเฉพาะที่ได้รับชดเชยอย่างเต็มที่ที่สามารถป้อน PLL สองตัว
เครือข่ายนาฬิกา PLL ดังกล่าวมีให้บริการเฉพาะในตระกูลอุปกรณ์ Arria® II GX, Stratix® III และ Stratix® IV เท่านั้น
อุปกรณ์ Arria II GX
- CLK[8.11] สําหรับ PLL_5 และ PLL_6
อุปกรณ์ Stratix III, อุปกรณ์ IV Stratix
- CLK[0.3] สําหรับ PLL_L2 และ PLL_L3
- CLK[4.7] สําหรับ PLL_B1 และ PLL_B2
- CLK[8.11] สําหรับ PLL_R2 และ PLL_R3
- CLK[12..15] สําหรับ PLL_T1 และ PLL_T2
ด้วยเหตุผลนี้ ไม่ควรใช้การแชร์นาฬิกาคอนโทรลเลอร์หลายตัวกับ Cyclone III และตระกูลอุปกรณ์ IV Cyclone
พิจารณาแยกสัญญาณนาฬิกาเข้าสําหรับคอนโทรลเลอร์หน่วยความจําแต่ละตัวบนอุปกรณ์ Cyclone III และอุปกรณ์ Cyclone IV