Intel® FPGA IP Core JESD204C

Intel® FPGA IP Core JESD204C เป็นอินเทอร์เฟซอนุกรมแบบจุดต่อจุดความเร็วสูงสำหรับอุปกรณ์แปลงสัญญาณดิจิทัลเป็นอะนาล็อก (DAC) หรืออะนาล็อกเป็นดิจิทัล (ADC) เพื่อถ่ายโอนข้อมูลไปยังอุปกรณ์ FPGA

อ่านคู่มือผู้ใช้ Intel® FPGA IP Core JESD204C ›

อ่านคู่มือผู้ใช้ตัวอย่างการออกแบบ Intel® Agilex™ FPGA IP Core JESD204C

อ่านคู่มือผู้ใช้ตัวอย่างการออกแบบ Intel® Stratix® 10 FPGA IP Core JESD204C ›

อ่านคู่มือผู้ใช้ Intel FPGA IP Core JESD204B ›

Intel® FPGA IP Core JESD204C

Intel® FPGA IP Core ประกอบด้วย:

  • Media Access Control (MAC)—บล็อก Data Link Layer (DLL) และ Transport Layer (TL) ที่ทำหน้าที่ควบคุมสถานะการเชื่อมต่อ
  • Physical Layer (PHY) — บล็อก Physical Coding Sublayer (PCS) และ Physical Media Attachment (PMA)

คุณสมบัติ

Intel FPGA IP Core JESD204C นำเสนอคุณสมบัติหลักๆ ดังต่อไปนี้:

  • อัตราข้อมูลสูงสุด 28.9 Gbps สำหรับอุปกรณ์ Intel Agilex และ Intel Stratix 10 (E-tile)
  • เลนเดียวหรือหลายเลน (สูงสุด 16 เลนต่อการเชื่อมต่อ)
  • ตัวนับสัญญาณนาฬิกาแบบมัลติบล็อกแบบขยาย (LEMC) โดยอ้างอิง E=1 ถึง 256
  • การจัดตำแหน่งและการตรวจสอบเลนแบบอนุกรม
  • การซิงโครไนซ์เลน
  • การออกแบบแบบแยกส่วนที่รองรับการซิงโครไนซ์หลายอุปกรณ์
  • MAC และการแบ่งพาร์ชัน PHY
  • รองรับเวลาแฝงที่กำหนดได้
  • การเข้ารหัส 64/66
  • การเข้ารหัสสัญญาณ/แก้ถอดรหัสสัญญาณ
  • อินเทอร์เฟซการสตรีมของ Avalon® สำหรับการส่งและรับเส้นทางข้อมูล
  • อินเทอร์เฟซที่แมปหน่วยความจำของ Avalon สำหรับการลงทะเบียนการควบคุม/สถานะ (CSR)
  • การสร้างไดนามิกของเครื่องมือทดสอบการจำลองการทำงาน
  • โหมด TX PMA แบบรวมและไม่รวมสัญญาณ
  • ตัวเลือกการสนับสนุนสำหรับ ECC M20K DCFIFO
  • ตัวเลือกสำหรับการกำหนดค่า Sync Header
  • CRC-12
  • ช่องสัญญาณคำสั่งแบบสแตนด์อโลน

เมตริกคุณภาพ IP

เบื้องต้น

ปีที่ IP เปิดตัวครั้งแรก

2019

รองรับซอฟต์แวร์การออกแบบ Intel® Quartus® Prime เวอร์ชันล่าสุด

20.3

สถานะ

การผลิต

สินค้าส่งมอบ

สินค้าที่ส่งมอบให้ลูกค้ามีดังต่อไปนี้:

    ไฟล์การออกแบบ (ซอร์สโค้ดที่เข้ารหัส หรือ Netlist หลังการสังเคราะห์)

    โมเดลการจำลองสำหรับ ModelSim*- เอฟพีจีเอ Intel Edition

    ข้อจำกัดด้านเวลา และ/หรือเลย์เอาท์

    เอกสารที่มีการควบคุมการแก้ไข

    ไฟล์ Readme

  • Y
  • Y
  • มี (รวมอยู่ในคู่มือผู้ใช้)
  • N

สินค้าส่งมอบเพิ่มเติมอื่นๆ ของลูกค้าที่มาพร้อมกับ IP Core

ไม่ระบุ

GUI การกำหนดพารามิเตอร์อนุญาตให้ผู้ใช้กำหนดค่า IP Core ได้

Y

IP Core ถูกเปิดใช้งานเพื่อรองรับโหมดการประเมินผลของ Intel FPGA IP

Y

ภาษาต้นทาง

Verilog และ VHDL (ในระดับ Wrapper-level)

ภาษาทดสอบการทำงาน

Verilog

มีไดรเวอร์ซอฟต์แวร์ให้

N

การสนับสนุนไดรเวอร์ระบบปฏิบัติการ (OS)

N

การปรับใช้

อินเตอร์เฟซสำหรับผู้ใช้

Avalon-ST (Datapath) และ Avalon-MM (CSR)

ข้อมูลเมตา IP-XACT

N

การตรวจรับรอง

รองรับการจำลอง

VCS, VCSMX, NCSIM, MODELSIM, XCELLIUM

ตรวจสอบฮาร์ดแวร์แล้ว

มี บนชุดพัฒนา Intel FPGA

ดำเนินการทดสอบความสอดคล้องตามมาตรฐานอุตสาหกรรมแล้ว

Y

หากมี มีการทดสอบใดบ้าง

การทดสอบทางไฟฟ้า

หากมี มีอยู่บนอุปกรณ์ Intel FPGA ใดบ้าง

Intel Stratix 10, Intel Agilex

หากมี ระบุวันที่ที่ดำเนินการ

ไม่ระบุ

หากไม่มี นี่มีการวางแผนไว้หรือไม่

ไม่ระบุ

ความสามารถในการใช้งานร่วมกัน

IP Core ได้ผ่านการทดสอบการทำงานร่วมกัน

Y

หากมี มีอยู่บนอุปกรณ์ Intel FPGA ใดบ้าง

Intel Stratix 10

รายงานการทำงานร่วมกันที่มี

Y