JESD204C Altera® FPGA IP
JESD204C Altera® FPGA IP เป็นอินเตอร์เฟซอนุกรมแบบจุดต่อจุดสำหรับตัวแปลสัญญาณดิจิทัลเป็นแอนะล็อก (DAC) หรือแอนะล็อกเป็นดิจิทัล (ADC) เพื่อถ่ายโอนข้อมูลไปยังอุปกรณ์เอฟพีจีเอ
อ่านคู่มือผู้ใช้ JESD204C Altera® FPGA IP ›
อ่านคู่มือผู้ใช้ JESD204C Agilex™ 7 F-Tile FPGA IP ›
อ่านคู่มือผู้ใช้ GTS JESD204C Altera® FPGA IP ›
JESD204C Altera® FPGA IP
JESD204C Altera® FPGA IP ประกอบด้วย:
- Media Access Control (MAC)—บล็อค Data Link Layer (DLL) และ Transport Layer (TL) ที่ทำหน้าที่ควบคุมสถานะการเชื่อมต่อ
- Physical Layer (PHY) — บล็อค Physical Coding Sublayer (PCS) และ Physical Media Attachment (PMA)
คุณสมบัติ
JESD204C Altera® FPGA IP Core จัดให้มีคุณสมบัติสำคัญๆ ดังต่อไปนี้:
- อัตราข้อมูลสูงสุดถึง 32.44032 Gbps สำหรับอุปกรณ์ Agilex™ 7 F-tile และ 28.9 Gbps สำหรับอุปกรณ์ Agilex™ 7 E-tile และอุปกรณ์ Stratix® 10 E-tile, และ 17.16 Gbps สำหรับอุปกรณ์ Agilex™ 5 E-ซีรีส์
- เลนเดียวหรือหลายเลน (สูงสุด 16 เลนต่อการเชื่อมต่อ)
- ตัวนับสัญญาณนาฬิกาแบบมัลติบล็อคแบบขยาย (LEMC) โดยอ้างอิง E=1 ถึง 256
- การจัดตำแหน่งและการตรวจสอบเลนแบบอนุกรม
- การซิงโครไนซ์เลน
- การออกแบบแบบแยกส่วนที่รองรับการซิงโครไนซ์หลายอุปกรณ์
- MAC และการแบ่งพาร์ชัน PHY
- รองรับเวลาแฝงที่กำหนดได้
- การเข้ารหัส 64/66
- การเข้ารหัสสัญญาณ/แก้ถอดรหัสสัญญาณ
- อินเทอร์เฟซการสตรีมของ Avalon® สำหรับการส่งและรับเส้นทางข้อมูล
- อินเทอร์เฟซที่แมปหน่วยความจำของ Avalon® สำหรับการลงทะเบียนการควบคุม/สถานะ (CSR)
- การสร้างไดนามิกของเครื่องมือทดสอบการจำลองการทำงาน
- โหมด TX PMA แบบรวมและไม่รวมสัญญาณ
- ตัวเลือกการสนับสนุนสำหรับ ECC M20K DCFIFO
- ตัวเลือกสำหรับการกำหนดค่า Sync Header
- CRC-12
- ช่องสัญญาณคำสั่งแบบสแตนด์อโลน
สถานะ IP
สถานะการสั่งซื้อ |
การผลิต |
รหัสการสั่งซื้อ |
|
Altera® FPGA IP JESD204 SUITE |
IPS-JESD204 (ประกอบด้วย JESD204B, JESD204B-FTILE, JESD204C, JESD204C-FTILE) |
ลิงก์ที่เกี่ยวข้อง
เอกสาร
แหล่งข้อมูลเพิ่มเติม
ค้นหา IP Core
ค้นหา Core ทรัพย์สินทางปัญญาของเอฟพีจีเอ Altera® ที่เหมาะกับความต้องการของคุณ
การสนับสนุนด้านเทคนิค
สําหรับการสนับสนุนทางเทคนิคเกี่ยวกับ IP Core นี้ โปรดไปที่ แหล่งข้อมูลการสนับสนุน หรือ Intel® Premier Support คุณยังค้นหาหัวข้อที่เกี่ยวข้องเกี่ยวกับฟังก์ชันนี้ได้ใน ศูนย์ความรู้ และ ชุมชน
การประเมินและการซื้อ IP Core
ข้อมูลเกี่ยวกับโหมดการประเมินและการซื้อ Core ทรัพย์สินทางปัญญาของเอฟพีจีเอ Altera®
IP Base Suite
ฟรีสิทธิ์การใช้งาน IP Core ของเอฟพีจีเอ Altera® พร้อมสิทธิ์การใช้งานซอฟต์แวร์ Quartus® Prime รุ่น Standard หรือรุ่น Pro
ตัวอย่างการออกแบบ
ดาวน์โหลดตัวอย่างการออกแบบและการออกแบบอ้างอิงสำหรับอุปกรณ์เอฟพีจีเอ Altera®
ติดต่อฝ่ายขาย
ติดต่อฝ่ายขายเกี่ยวกับความต้องการของคุณในด้านการออกแบบผลิตภัณฑ์เอฟพีจีเอ Altera® และการเร่งความเร็ว