JESD204C IP เอฟพีจีเอ Intel®

JESD204C IP เอฟพีจีเอ Intel® เป็นอินเทอร์เฟซอนุกรมแบบจุดต่อจุดสำหรับตัวแปลสัญญาณดิจิทัลเป็นอะนาล็อก (DAC) หรืออะนาล็อกเป็นดิจิทัล (ADC) เพื่อถ่ายโอนข้อมูลไปยังอุปกรณ์เอฟๆพีจีเอ

อ่านคู่มือผู้ใช้ IP JESD204C Intel® FPGA ›

อ่านคู่มือผู้ใช้ JESD204C Intel® Agilex™ F-Tile FPGA IP ›

อ่านคู่มือผู้ใช้ตัวอย่างการออกแบบ JESD204C IP เอฟพีจีเอ Intel® Agilex™ ›

อ่านคู่มือผู้ใช้ตัวอย่างงานออกแบบ SDI II เอฟพีจีเอ Intel® Stratix® 10 ›

อ่านคู่มือผู้ใช้ JESD204B Intel® FPGA IP ›

JESD204C IP เอฟพีจีเอ Intel®

เมตริกคุณภาพ IP

เบื้องต้น

ปีที่ IP เปิดตัวครั้งแรก

2019

รองรับซอฟต์แวร์ Intel Quartus Prime รุ่นล่าสุด

22.2

สถานะ

การผลิต

สินค้าส่งมอบ

สินค้าที่ส่งมอบให้ลูกค้ามีดังต่อไปนี้:

    ไฟล์การออกแบบ (ซอร์สโค้ดที่เข้ารหัส หรือ Netlist หลังการสังเคราะห์)

    โมเดลการจำลองสำหรับ ModelSim*- เอฟพีจีเอ Intel Edition

    ข้อจำกัดด้านเวลา และ/หรือเลย์เอาท์

    เอกสารที่มีการควบคุมการแก้ไข

    ไฟล์ Readme

Y

Y

มี (รวมอยู่ในคู่มือผู้ใช้)

N

สินค้าส่งมอบเพิ่มเติมใดๆ ของลูกค้าที่มาพร้อมกับ IP

ไม่ระบุ

การกำหนดพารามิเตอร์ GUI อนุญาตให้ผู้ใช้กำหนดค่า IP ได้

Y

เปิดใช้งานคอร์ IP สำหรับการสนับสนุนโหมดการประเมินผล IP เอฟพีจีเอ Intel

Y

ภาษาต้นทาง

Verilog และ VHDL (ในระดับ Wrapper-level)

ภาษา Testbench

Verilog

มีไดรเวอร์ซอฟต์แวร์ให้

N

การสนับสนุนไดรเวอร์ระบบปฏิบัติการ (OS)

N

การปรับใช้

อินเตอร์เฟซสำหรับผู้ใช้

Avalon-ST (Datapath) และ Avalon-MM (CSR)

ข้อมูลเมตา IP-XACT

N

การตรวจรับรอง

รองรับการจำลอง

VCS, VCSMX, NCSIM, MODELSIM, XCELLIUM

ตรวจสอบฮาร์ดแวร์แล้ว

มี บนชุดพัฒนาเอฟพีจีเอ Intel

ดำเนินการทดสอบความสอดคล้องตามมาตรฐานอุตสาหกรรมแล้ว

Y

หากมี มีการทดสอบใดบ้าง

การทดสอบทางไฟฟ้า

หากมี มีอยู่บนอุปกรณ์ Intel FPGA ใดบ้าง

Intel Stratix 10, Intel Agilex

หากมี ระบุวันที่ที่ดำเนินการ

ไม่ระบุ

หากไม่มี นี่มีการวางแผนไว้หรือไม่

ไม่ระบุ

ความสามารถในการใช้งานร่วมกัน

IP Core ได้ผ่านการทดสอบการทำงานร่วมกัน

Y

หากมี มีอยู่บนอุปกรณ์ Intel FPGA ใดบ้าง

Intel Stratix 10

มีรายงานการทำงานร่วมกัน

Y