การวิเคราะห์เวลาแบบคงที่ที่ครอบคลุมรวมถึงการวิเคราะห์การลงทะเบียนเพื่อลงทะเบียน, I/O และพาธการรีเซ็ตแบบอสมวาร ตัววิเคราะห์เวลาจะใช้เวลาที่จําเป็นของข้อมูล เวลาในการมาถึงของข้อมูล และเวลาในการมาถึงของสัญญาณนาฬิกาเพื่อตรวจสอบประสิทธิภาพของวงจร และเพื่อตรวจจับการละเมิดเวลาที่เป็นไปได้ ตัววิเคราะห์เวลาจะกําหนดความสัมพันธ์ของเวลาที่ต้องตรงตามการออกแบบเพื่อให้ทํางานได้อย่างถูกต้อง และตรวจสอบเวลามาถึงตามเวลาที่กําหนดเพื่อตรวจสอบเวลา
การตรวจสอบการตั้งค่านาฬิกา
ในการทําการตรวจสอบการตั้งค่าสัญญาณนาฬิกา ตัววิเคราะห์เวลาจะกําหนดความสัมพันธ์ของการตั้งค่าโดยการวิเคราะห์การเปิดตัวแต่ละครั้งและ latch edge สําหรับแต่ละพาธการลงทะเบียนเพื่อลงทะเบียน สําหรับ latch Edge แต่ละตัวที่การลงทะเบียนปลายทาง ตัววิเคราะห์เวลาจะใช้ขอบนาฬิกาก่อนหน้าที่ใกล้ที่สุดที่เครื่องบันทึกข้อมูลต้นทางเป็น Launch Edge
ในรูปภาพที่ 1 จะมีการกําหนดความสัมพันธ์ในการตั้งค่าสองความสัมพันธ์และมีป้ายชื่อ Setup A และ Setup B สําหรับ latch Edge ที่ 10 ns นาฬิกาที่ใกล้เคียงที่สุดที่ทําหน้าที่เป็นขอบการเปิดตัวคือ 3 ns และมีข้อความว่า Setup A สําหรับ latch Edge ที่ 20 ns นาฬิกาที่ใกล้เคียงที่สุดที่ทําหน้าที่เป็นขอบการเปิดตัวอยู่ที่ 19 ns และมีป้ายว่า Setup B
ตัววิเคราะห์เวลาจะรายงานผลลัพธ์ของการตั้งค่านาฬิกาเป็นค่าสแล็ก Slack คือส่วนต่างที่เป็นไปตามข้อกําหนดด้านเวลาหรือไม่เป็นไปตาม สแล็กที่เป็นค่าบวกบ่งชี้กําไรขั้นต้นที่เป็นไปตามข้อกําหนด และ Slack เชิงลบบ่งชี้ส่วนต่างที่ไม่เป็นไปตามข้อกําหนด ตัววิเคราะห์เวลาจะกําหนดความพร้อมในการตั้งค่านาฬิกาตามที่แสดงในสมการ 1 สําหรับพาธการลงทะเบียนเพื่อลงทะเบียนภายใน
สมการ 1
Clock Setup Slack = เวลาที่ใช้ข้อมูล – เวลาในการมาถึงของข้อมูล
ต้องใช้ข้อมูล = เวลามาถึงของสัญญาณนาฬิกา – μtSU – ความไม่แน่นอนของการตั้งค่า
เวลามาถึงของนาฬิกา = Latch Edge + ความล่าช้าของเครือข่ายนาฬิกาไปยังการลงทะเบียนปลายทาง
เวลามาถึงข้อมูล = Launch Edge + การลงทะเบียนแหล่งหน่วงเวลาเครือข่ายนาฬิกา + μtCO + การหน่วงเวลาลงทะเบียนเพื่อลงทะเบียน
หากพาธข้อมูลมาจากพอร์ตอินพุตไปยังการลงทะเบียนภายใน ตัววิเคราะห์เวลาจะใช้สมการที่แสดงในสมการ 2 เพื่อคํานวณเวลาสแล็กการตั้งค่า
สมการ 2
เวลาสแลคการตั้งค่านาฬิกา = เวลาที่ใช้ข้อมูล – เวลาในการมาถึงของข้อมูล
เวลามาถึงข้อมูล = Launch Edge + สัญญาณนาฬิกาล่าช้าไปยังการลงทะเบียนแหล่งที่มา + เวลาหน่วงเวลาสูงสุดของพิน + พินเพื่อลงทะเบียนล่าช้า
เวลาที่ต้องใช้ข้อมูล = Latch Edge + Clock Network Delay to Destination Register – μtSU
หากพาธข้อมูลเป็นการลงทะเบียนภายในไปยังพอร์ตเอาต์พุต ตัววิเคราะห์เวลาจะใช้สมการที่แสดงในสมการ 3 เพื่อคํานวณเวลารอการตั้งค่า
สมการ 3
เวลาสแลคการตั้งค่านาฬิกา = เวลาที่ใช้ข้อมูล – เวลาในการมาถึงของข้อมูล
เวลามาถึงข้อมูล = Launch Edge + Clock Network Delay to Source Register + μtCO + Register to Pin Delay
เวลาที่ใช้ข้อมูล = Latch Edge + สัญญาณนาฬิกาล่าช้าไปยังการลงทะเบียนปลายทาง – ความเร็วสูงสุดของพินที่ออก
การตรวจสอบการถือครองนาฬิกา
ในการดําเนินการตรวจสอบการพักสัญญาณนาฬิกา ตัววิเคราะห์เวลาจะกําหนดความสัมพันธ์สําหรับการระงับสําหรับความสัมพันธ์การตั้งค่าแต่ละความสัมพันธ์ที่เป็นไปได้ที่มีอยู่สําหรับคู่การลงทะเบียนต้นทางและปลายทางทั้งหมด ตัววิเคราะห์เวลาจะตรวจสอบขอบนาฬิกาที่อยู่ติดกันทั้งหมดจากความสัมพันธ์การตั้งค่าทั้งหมดเพื่อกําหนดความสัมพันธ์ของการระงับ ตัววิเคราะห์ตัววิเคราะห์เวลาจะทําการตรวจสอบการระงับสองรายการสําหรับแต่ละความสัมพันธ์ของการตั้งค่า การตรวจสอบการถือครองครั้งแรกจะระบุว่าข้อมูลที่เปิดตัวโดย Edge การเปิดตัวในปัจจุบันไม่ได้ถูกบันทึกโดย latch Edge ก่อนหน้า การตรวจสอบการระงับที่สองจะระบุว่าข้อมูลที่เปิดตัวโดย Edge การเปิดตัวถัดไปไม่ได้ถูกบันทึกโดย latch Edge ปัจจุบัน
รูปภาพที่ 2 แสดงความสัมพันธ์การตั้งค่าสองความสัมพันธ์ที่มีป้ายชื่อ Setup A และ Setup B การตรวจสอบการถือครองครั้งแรกมีข้อความว่า Hold Check A1 และ Hold Check B1 สําหรับการตั้งค่า A และการตั้งค่า B ตามลําดับ การตรวจสอบการระงับที่สองมีข้อความว่า Hold Check A2 และ Hold Check B2 สําหรับการตั้งค่า A และการตั้งค่า B ตามลําดับ
จากความสัมพันธ์ที่เป็นไปได้ ตัววิเคราะห์เวลาจะเลือกความสัมพันธ์ของการระงับที่มีข้อจํากัดมากที่สุด ความสัมพันธ์ของการถือครองที่มีความแตกต่างน้อยที่สุดระหว่างขอบของแลตช์และขอบการเปิดตัว (นั่นคือ การเปิดตัวของ latch และไม่ใช่ค่าสัมบูรณ์ของ latch – เปิดตัว) เนื่องจากเป็นตัวกําหนดความล่าช้าขั้นต่ําที่อนุญาตสําหรับพาธการลงทะเบียนเพื่อลงทะเบียน สําหรับรูปภาพที่ 2 ความสัมพันธ์ของการระงับที่เลือกคือ Hold Check A2 ตัววิเคราะห์เวลาจะกําหนดการพักสัญญาณนาฬิกาตามที่แสดงในสมการ 4
สมการ 4
Clock Hold Slack = เวลาในการมาถึงของข้อมูล – ต้องใช้เวลาในการเก็บข้อมูล
เวลาที่ต้องใช้ข้อมูล = เวลามาถึงสัญญาณนาฬิกา +μtH + ความไม่แน่นอน
เวลามาถึงของนาฬิกา = Latch Edge + ความล่าช้าของเครือข่ายนาฬิกาไปยังการลงทะเบียนปลายทาง
เวลามาถึงข้อมูล = Launch Edge + การหน่วงเวลาเครือข่ายนาฬิกาไปยังการลงทะเบียนแหล่งที่มา +μtCO+ ลงทะเบียนเพื่อลงทะเบียนล่าช้า
หากพาธข้อมูลมาจากพอร์ตอินพุตไปยังการลงทะเบียนภายใน ตัววิเคราะห์เวลาจะใช้สมการที่แสดงในสมการ 5 เพื่อคํานวณเวลาการหยุดสแลค
สมการ 5
เวลาสแลคการตั้งค่านาฬิกา = เวลาในการมาถึงของข้อมูล – เวลาที่ต้องใช้ข้อมูล
เวลามาถึงข้อมูล = Launch Edge + การหน่วงเวลาเครือข่ายสัญญาณนาฬิกาไปยังการลงทะเบียนแหล่งที่มา + เวลาหน่วงเวลาป้อนเข้าขั้นต่ําของพิน + พินเพื่อลงทะเบียนล่าช้า
เวลาที่ใช้ข้อมูล = Latch Edge + ความล่าช้าของเครือข่ายนาฬิกาไปยังการลงทะเบียนปลายทาง + μtH
หากพาธข้อมูลเป็นการลงทะเบียนภายในไปยังพอร์ตเอาต์พุต ตัววิเคราะห์เวลาจะใช้สมการที่แสดงในสมการ 6 เพื่อคํานวณเวลาการหยุดสแลค
สมการ 6
เวลาสแลคการตั้งค่านาฬิกา = เวลาในการมาถึงของข้อมูล – เวลาที่ต้องใช้ข้อมูล
เวลามาถึงข้อมูล = Launch Edge + Clock Network Delay to Source Register + μtCO + Register to Pin Delay
เวลาที่ต้องใช้ข้อมูล = Latch Edge + ความล่าช้าของเครือข่ายสัญญาณนาฬิกาไปยังการลงทะเบียนปลายทาง – การแสดงผลการหน่วงเวลาขั้นต่ําของพิน
การกู้คืนและการถอด
เวลาการกู้คืนคือระยะเวลาขั้นต่ําของสัญญาณควบคุมแบบอสมวาร และค่าที่ตั้งไว้ต้องมีความเสถียรก่อน Edge สัญญาณนาฬิกาที่ทํางานอยู่ถัดไป การคํานวณเวลาสแล็กการกู้คืนจะคล้ายกับการคํานวณเวลาสแล็กการตั้งค่านาฬิกา แต่จะใช้สัญญาณควบคุมแบบอสมวาร หากมีการลงทะเบียนการควบคุมแบบอสมวารแล้ว ตัววิเคราะห์เวลาจะใช้สมการ 7 เพื่อคํานวณเวลาของการกู้คืน
สมการ 7
เวลากู้คืน Slack = เวลาที่กําหนดของข้อมูล – เวลาในการมาถึงของข้อมูล
เวลามาถึงข้อมูล = Launch Edge + Clock Network Delay to Source Register + μtCO+ Register to Register Delay
เวลาที่ต้องใช้ข้อมูล = Latch Edge + Clock Network Delay to Destination Register – μtSU
หากไม่มีการลงทะเบียนการควบคุมแบบอสมวาร ตัววิเคราะห์เวลาจะใช้สมการที่แสดงในสมการ 8 เพื่อคํานวณเวลาในการกู้คืนแบบ Slack
สมการ 8
เวลากู้คืน Slack = เวลาที่กําหนดของข้อมูล – เวลาในการมาถึงของข้อมูล
เวลามาถึงข้อมูล = Launch Edge + ความล่าช้าในการป้อนข้อมูลสูงสุด + พอร์ตในการลงทะเบียนล่าช้า
เวลาที่ใช้ข้อมูล = Latch Edge + Clock Network Delay to Destination Register Delay – μtSU
หมายเหตุ: หากสัญญาณรีเซ็ตไม่ต่อเนื่องมาจากพอร์ต (Device I/O) คุณต้องทําการมอบหมาย Input Maximum Delay ไปยังพินรีเซ็ตแบบอสมวารสําหรับตัววิเคราะห์เวลาเพื่อทําการวิเคราะห์การกู้คืนในพาธดังกล่าว
เวลาในการถอดคือระยะเวลาขั้นต่ําที่สัญญาณควบคุมแบบอะซิงโครนัสต้องคงที่หลังจากสัญญาณนาฬิกาที่ใช้งาน การคํานวณเวลาในการลบตัววิเคราะห์เวลาจะคล้ายกับการคํานวณเวลาแบบสแต็ก แต่จะใช้สัญญาณควบคุมแบบอสมวาร หากมีการลงทะเบียนการควบคุมแบบอสมวารตัววิเคราะห์เวลาจะใช้สมการที่แสดงในสมการ 9 เพื่อคํานวณเวลาการถอดแบบหย่อน
สมการ 9
เวลาสแล็กการลบ = การมาถึงของข้อมูล
เวลา – เวลาที่ต้องใช้ข้อมูล
เวลามาถึงข้อมูล = Launch Edge + Clock Network Delay to Source Register + μtCOof Source Register + ลงทะเบียนเพื่อลงทะเบียนล่าช้า
เวลาที่ใช้ข้อมูล = Latch Edge + ความล่าช้าของเครือข่ายนาฬิกาไปยังการลงทะเบียนปลายทาง + μtH
หากไม่ได้ลงทะเบียนการควบคุมแบบอสมวาร ตัววิเคราะห์เวลาจะใช้สมการที่แสดงในสมการ 10 เพื่อคํานวณเวลาการสแล็กการลบ
สมการ 10
เวลาในการถอด Slack = เวลาในการมาถึงของข้อมูล – ต้องใช้เวลาของข้อมูล
เวลามาถึงข้อมูล = Launch Edge + สัญญาณหน่วงต่ําสุดของพิน + พินขั้นต่ําในการลงทะเบียนล่าช้า
เวลาที่ใช้ข้อมูล = Latch Edge + การหน่วงเวลาเครือข่ายนาฬิกาไปยังการลงทะเบียนปลายทาง +μtH
หมายเหตุ: หากสัญญาณรีเซ็ตไม่ต่อเนื่องมาจากพินของอุปกรณ์ คุณต้องระบุข้อจํากัดการหน่วงเวลาขั้นต่ําของการป้อนข้อมูลไปยังพินการรีเซ็ตแบบอสมวารสําหรับตัววิเคราะห์เวลาเพื่อทําการวิเคราะห์การลบบนพาธนี้
พาธหลายวงจร
พาธหลายรอบคือพาธข้อมูลที่ต้องใช้มากกว่าหนึ่งรอบสัญญาณนาฬิกาเพื่อแลตช์ข้อมูลที่การลงทะเบียนปลายทาง ตัวอย่างเช่น อาจจําเป็นต้องลงทะเบียนเพื่อบันทึกข้อมูลบนขอบนาฬิกาที่เพิ่มขึ้นในทุกวินาทีหรือสาม
รูปภาพที่ 3 แสดงตัวอย่างพาธแบบหลายรอบระหว่างการลงทะเบียนอินพุตของตัวคูณและการลงทะเบียนเอาต์พุตที่ปลายทางจะแลตช์ข้อมูลบนขอบนาฬิกาอื่นๆ ดูข้อมูลเกี่ยวกับคําสั่ง set_multicycle_path ของ ตัววิเคราะห์เวลาได้ ที่ คําสั่ง set_multicycle_path
หน้าต่อไปนี้จะให้ข้อมูลเกี่ยวกับคําสั่ง SDC สําหรับการอธิบายลักษณะสัญญาณนาฬิกาและสัญญาณนาฬิกา