VHDL: True Dual-Port RAM พร้อมนาฬิกาเดี่ยว

author-image

By

ตัวอย่างนี้อธิบายถึงการออกแบบ 64 บิต x 8 บิตซิงโครนัส, True Dual-Port RAM ที่มีการผสมผสานของการอ่านหรือเขียนอิสระในวงจรนาฬิกาเดียวกันใน VHDL หน่วยการออกแบบจะสลับแบบไดนามิกระหว่างการอ่านและการเขียนด้วยการเขียนช่วยให้สามารถอินพุตของพอร์ตที่เกี่ยวข้องได้ เครื่องมือสังเคราะห์สามารถตรวจจับการออกแบบ RAM ในโค้ด HDL และอนุมานการเปลี่ยนแปลงหรือเมกะฟรามโดยอัตโนมัติขึ้นอยู่กับสถาปัตยกรรมอุปกรณ์เป้าหมาย

รูปภาพที่ 1 True dual-port RAM ที่มีแผนภาพระดับบนสุดของสัญญาณนาฬิกาเดียว

ดาวน์โหลดไฟล์ที่ใช้ในตัวอย่างนี้:

การใช้การออกแบบนี้อยู่ภายใต้และอยู่ภายใต้ข้อกําหนดและเงื่อนไขของข้อตกลงสิทธิ์การใช้งานตัวอย่างการออกแบบของ Intel®

ตารางที่ 1 True Dual-Port RAM ที่มีรายการพอร์ตนาฬิกาแบบพอร์ตเดียว

ชื่อพอร์ต

ชนิด

คำ อธิบาย

dataa[7:0], datab[7:0]

อินพุต

อินพุตข้อมูล 8 บิตของพอร์ต A และพอร์ต B

addr_a[5:0] addr_b[5:0]

อินพุต

อินพุตแอดเดรส 6 บิตของพอร์ต A และพอร์ต B

we_a we_b

อินพุต

เขียนเปิดใช้งานอินพุตของพอร์ต A และพอร์ต B

CLK

อินพุต

อินพุตสัญญาณนาฬิกา

q_a[7:0] q_b[7:0]

ผลลัพธ์

เอาต์พุตข้อมูล 8 บิตของพอร์ต A และพอร์ต B

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้