Stratix III และตระกูลFPGA Stratix IV มีบล็อกการประมวลผลสัญญาณดิจิทัล (DSP) ประสิทธิภาพสูงที่ปรับมาให้เหมาะกับแอปพลิเคชัน DSP โดยเฉพาะ เทมเพลตนี้แสดงตัวอย่างของวิธีอนุมานบล็อก DSP ด้วยคุณสมบัติที่แตกต่างจากโค้ด VHDL ในอุปกรณ์ Stratix III และอุปกรณ์ Stratix IV
แต่ละการดําเนินการ DSP ต่อไปนี้ (โดยมีการใช้ทรัพยากรในตัวอย่าง) จะพอดีกับองค์ประกอบ DSP 18 บิตหนึ่งองค์ประกอบ:
- ตัวเพิ่มตัวคูณสี่ตัว
- ตัวสะสมตัวคูณสี่ตัว
- ตัวเพิ่มตัวคูณสี่ตัวพร้อมอินพุตที่ลงทะเบียนชิฟต์
- การคูณที่ซับซ้อน
- ตัวเพิ่มหลายตัวแปดตัวพร้อมห่วงโซ่ตัวเพิ่มเอาต์พุต
นอกจากนี้ เมื่อลงทะเบียนบรรจุเกิดขึ้นสําหรับการดําเนินการ DSP เหล่านี้ ไม่จําเป็นต้องมีเซลล์ลอจิกเพิ่มเติมสําหรับการลงทะเบียน
ดาวน์โหลดไฟล์ที่ใช้ในตัวอย่างนี้:
การใช้การออกแบบนี้อยู่ภายใต้และอยู่ภายใต้ข้อกําหนดและเงื่อนไขของข้อตกลงสิทธิ์การใช้งานตัวอย่างการออกแบบของ Intel®
ไฟล์ในการดาวน์โหลด zip ประกอบด้วย:
- four_mult_add - โฟลเดอร์ประกอบด้วยโครงการซอฟต์แวร์การพัฒนา Quartus® II และไฟล์ต้นฉบับสําหรับตัวอย่างตัวเพิ่มตัวคูณสี่ตัว
- four_mult_accum - โฟลเดอร์ประกอบด้วยโปรเจค Quartus II และไฟล์ต้นฉบับสําหรับตัวอย่างตัวสะสมตัวคูณสี่ตัว
- four_mult_add_shift_register_input - โฟลเดอร์ประกอบด้วยโปรเจค Quartus II และไฟล์ต้นฉบับสําหรับตัวเพิ่มตัวคูณสี่ตัวพร้อมตัวอย่างอินพุตที่ลงทะเบียนของกะ
- complex_mult - โฟลเดอร์ประกอบด้วยโครงการ Quartus II และไฟล์ต้นฉบับสําหรับตัวอย่างการคูณที่ซับซ้อน
- sum_of_eight_adder_chain - โฟลเดอร์ประกอบด้วยโครงการ Quartus II และไฟล์ต้นฉบับสําหรับตัวเพิ่มตัวคูณแปดตัวพร้อมตัวอย่างห่วงโซ่ตัวเพิ่มเอาต์พุต