VHDL: Binary Adder Tree

author-image

By

ตัวอย่างนี้อธิบายถึงแผนภูมิตัวเพิ่มไบนารี 8 บิตใน VHDL สําหรับอุปกรณ์ที่มีตารางการค้นหา 4 อินพุตในองค์ประกอบลอจิก (LEs) การใช้โครงสร้างแผนภูมิตัวเพิ่มไบนารีสามารถปรับปรุงประสิทธิภาพได้อย่างมาก

รูปภาพที่ 1 แผนผังระดับบนสุดของ Binary Adder Tree

ดาวน์โหลดไฟล์ที่ใช้ในตัวอย่างนี้:

การใช้การออกแบบนี้อยู่ภายใต้และอยู่ภายใต้ข้อกําหนดและเงื่อนไขของข้อตกลงสิทธิ์การใช้งานตัวอย่างการออกแบบของ Intel®

ตารางที่ 1 รายการพอร์ต Binary Adder Tree

คําอธิบายประเภทชื่อพอร์ต
a[7:0], b[7:0], c[7:0]
d[7:0], e[7:0]
อินพุต อินพุตข้อมูล 8 บิต
CLK อินพุต อินพุตสัญญาณนาฬิกา
ผลลัพธ์[7:0] ผลลัพธ์ เอาต์พุตข้อมูล 8 บิต

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้