ตัวอย่างนี้อธิบายถึงการออกแบบตัวสะสมตัวคูณ 8 บิตที่ไม่มีการรับรองพร้อมพอร์ต I/O ที่ลงทะเบียนและการโหลดซิงโครนัสใน Verilog HDL เครื่องมือสังเคราะห์สามารถตรวจจับการออกแบบตัวสะสมหลายตัวในโค้ด HDL และอนุมานaltmult_accumเมกะการทํางานโดยอัตโนมัติเพื่อให้ผลลัพธ์ที่ดีที่สุด
ดาวน์โหลดไฟล์ที่ใช้ในตัวอย่างนี้:
การใช้การออกแบบนี้อยู่ภายใต้และอยู่ภายใต้ข้อกําหนดและเงื่อนไขของข้อตกลงสิทธิ์การใช้งานตัวอย่างการออกแบบของ Intel®
ตารางที่ 1 การแสดงรายการพอร์ตตัวสะสมตัวคูณที่ไม่มีการรับรอง
| คําอธิบาย | ประเภท | ชื่อพอร์ต |
|---|---|---|
dataa[7:0] datab[7:0] |
อินพุต | อินพุตข้อมูล 8 บิต |
| CLK | อินพุต | อินพุตสัญญาณนาฬิกา |
| aclr | อินพุต | การป้อนข้อมูลแบบล้างข้อมูลแบบอะซิงโครนัส |
| clken | อินพุต | อินพุตเปิดใช้งานสัญญาณนาฬิกา |
| โหลด | อินพุต | การโหลดอินพุตซิงโครนัส |
| adder_out[15:0] | ผลลัพธ์ | เอาต์พุตข้อมูล 16 บิต |