ตัวอย่างนี้อธิบายถึงการออกแบบ 64 บิต x 8 บิตซิงโครนัส, True Dual-Port RAM ที่มีการผสมผสานของการอ่านหรือเขียนอิสระในวงจรสัญญาณนาฬิกาเดียวกันใน Verilog HDL หน่วยการออกแบบจะสลับแบบไดนามิกระหว่างการอ่านและการเขียนด้วยการเขียนช่วยให้สามารถอินพุตของพอร์ตที่เกี่ยวข้องได้ เครื่องมือสังเคราะห์สามารถตรวจจับการออกแบบ RAM ในโค้ด HDL และอนุมานฟังก์ชัน altsyncram หรือ altdpram โดยอัตโนมัติขึ้นอยู่กับสถาปัตยกรรมของอุปกรณ์เป้าหมาย
ดาวน์โหลดไฟล์ที่ใช้ในตัวอย่างนี้:
ตารางที่ 1 True Dual-Port RAM ที่มีรายการพอร์ตนาฬิกาแบบพอร์ตเดียว
| คําอธิบาย | ประเภท | ชื่อพอร์ต |
|---|---|---|
| dataa[7:0], datab[7:0] | อินพุต | อินพุตข้อมูล 8 บิตของพอร์ต A และพอร์ต B |
| addr_a[5:0] addr_b[5:0] | อินพุต | อินพุตแอดเดรส 6 บิตของพอร์ต A และพอร์ต B |
| we_a we_b | อินพุต | เขียนเปิดใช้งานอินพุตของพอร์ต A และพอร์ต B |
| CLK | อินพุต | อินพุตสัญญาณนาฬิกา |
| q_a[7:0] q_b[7:0] | ผลลัพธ์ | เอาต์พุตข้อมูล 8 บิตของพอร์ต A และพอร์ต B |