ตัวอย่างนี้อธิบายถึงแผนภูมิตัวเพิ่ม ternary แบบพารามิเตอร์ใน Verilog HDL สําหรับอุปกรณ์ที่มีตารางการค้นหาขนาดใหญ่เป็นโครงสร้างลอจิกแบบผสมในลอจิกเอลิเมนต์ (LE) เช่น Stratix® II การจัดโครงสร้างแผนภูมิตัวเพิ่มเป็นแผนภูมิเสริมระดับ ternary สามารถให้การปรับปรุงประสิทธิภาพได้อย่างมาก
ดาวน์โหลดไฟล์ที่ใช้ในตัวอย่างนี้:
การใช้การออกแบบนี้อยู่ภายใต้และอยู่ภายใต้ข้อกําหนดและเงื่อนไขของข้อตกลงสิทธิ์การใช้งานตัวอย่างการออกแบบของ Intel®
ตารางที่ 1 รายการพอร์ต Ternary Adder Tree
| คําอธิบาย | ประเภท | ชื่อพอร์ต |
|---|---|---|
| A, B, C, D, E | อินพุต | อินพุตพารามิเตอร์เพื่อเพิ่มแผนภูมิ |
| CLK | อินพุต | นาฬิกา |
| ขาออก | ผลลัพธ์ | เอาต์พุตพารามิเตอร์ของทรีตัวเพิ่ม |