ตัวอย่างนี้อธิบายถึงการออกแบบ RAM ซิงโครนัสของนาฬิกาเดี่ยว 64 บิต x 8 บิต ที่มีที่อยู่สําหรับอ่านและเขียนที่แตกต่างกันใน Verilog HDL เครื่องมือสังเคราะห์สามารถตรวจจับการออกแบบ RAM ซิงโครนัสสัญญาณนาฬิกาเดี่ยวในโค้ด HDL และอนุมานโดยอัตโนมัติไม่ว่าจะเป็น การดัดแปลง หรือเมกะฟ ราม altdpram ขึ้นอยู่กับสถาปัตยกรรมของอุปกรณ์เป้าหมาย
ดาวน์โหลดไฟล์ที่ใช้ในตัวอย่างนี้:
การใช้การออกแบบนี้อยู่ภายใต้และอยู่ภายใต้ข้อกําหนดและเงื่อนไขของข้อตกลงสิทธิ์การใช้งานตัวอย่างการออกแบบของ Intel®
ตารางที่ 1 รายการพอร์ต RAM ซิงโครนัสซิงโครนัสเดี่ยว
คําอธิบาย | ประเภท | ชื่อพอร์ต |
---|---|---|
ข้อมูล[7:0] | อินพุต | อินพุตข้อมูล 8 บิต |
read_addr[5:0] | อินพุต | อินพุตที่อยู่การอ่าน 6 บิต |
write_addr[5:0] | อินพุต | อินพุตที่อยู่การเขียน 6 บิต |
เรา | อินพุต | เขียนเปิดใช้งานอินพุต |
CLK | อินพุต | อินพุตสัญญาณนาฬิกา |
q[7:0] | ผลลัพธ์ | เอาต์พุตข้อมูล 8 บิต |