ตัวอย่างนี้อธิบายถึงการออกแบบตัวเพิ่มตัวคูณแบบ 16 บิตที่ลงนามแล้วพร้อมการลงทะเบียนไปป์ไลน์ใน Verilog HDL เครื่องมือสังเคราะห์สามารถตรวจจับการออกแบบตัวเพิ่มหลายตัวในโค้ด HDL และอนุมานaltmult_addเมกะฟังก์ชันโดยอัตโนมัติเพื่อให้ผลลัพธ์ที่ดีที่สุด
ดาวน์โหลดไฟล์ที่ใช้ในตัวอย่างนี้:
การใช้การออกแบบนี้อยู่ภายใต้และอยู่ภายใต้ข้อกําหนดและเงื่อนไขของข้อตกลงสิทธิ์การใช้งานตัวอย่างการออกแบบของ Intel®
ตารางที่ 1 การแสดงรายการพอร์ต Multiplier-Adder ที่ได้รับการรับรอง
| คําอธิบาย | ประเภท | ชื่อพอร์ต |
|---|---|---|
dataa[15:0], datab[15:0],y datac[15:0] ข้อมูล[15:0] |
อินพุต | อินพุตข้อมูล 16 บิต |
| นาฬิกา | อินพุต | อินพุตสัญญาณนาฬิกา |
| aclr | อินพุต | การป้อนข้อมูลแบบล้างข้อมูลแบบอะซิงโครนัส |
| ผลลัพธ์[32:0] | ผลลัพธ์ | เอาต์พุตข้อมูล 33 บิต |