Verilog HDL: RAM ซิงโครนัสสัญญาณนาฬิกาคู่

author-image

โดย

ตัวอย่างนี้อธิบายถึงการออกแบบ RAM ซิงโครนัสของนาฬิกาคู่รุ่น 64 บิต x 8 บิต ที่มีที่อยู่สําหรับอ่านและเขียนที่แตกต่างกันใน Verilog HDL เครื่องมือสังเคราะห์สามารถตรวจจับการออกแบบ RAM ซิงโครนัสสัญญาณนาฬิกาคู่ในโค้ด HDL และอนุมานโดยอัตโนมัติไม่ว่าจะเป็นการดัดแปลงหรือเมกะฟราม altdpram ขึ้นอยู่กับสถาปัตยกรรมของอุปกรณ์เป้าหมาย

รูปภาพที่ 1 แผนผังระดับบนสุดของ RAM สองสัญญาณนาฬิกาซิงโครนัส

ดาวน์โหลดไฟล์ที่ใช้ในตัวอย่างนี้:

การใช้การออกแบบนี้อยู่ภายใต้และอยู่ภายใต้ข้อกําหนดและเงื่อนไขของข้อตกลงสิทธิ์การใช้งานตัวอย่างการออกแบบของ Intel®

ตารางที่ 1 แสดงรายการพอร์ตในการออกแบบ RAM ซิงโครนัสคู่ของนาฬิกา

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้