ตัวอย่างนี้อธิบายถึงตัวนับ 8 บิตพร้อมการรีเซ็ตแบบอสมวารและจํานวนการเปิดใช้งานอินพุตใน Verilog HDL เครื่องมือสังเคราะห์ตรวจจับการออกแบบตัวนับในโค้ด HDL และlpm_counterอนุมาน
ดาวน์โหลดไฟล์ที่ใช้ในตัวอย่างนี้:
ตัวนับการดาวน์โหลดด้วยไฟล์ Reset README แบบอะซิงโครนัส ›
การใช้การออกแบบนี้อยู่ภายใต้และอยู่ภายใต้ข้อกําหนดและเงื่อนไขของข้อตกลงสิทธิ์การใช้งานตัวอย่างการออกแบบของ Intel®
ตารางที่ 1 แสดงรายการพอร์ตและให้คําอธิบายสําหรับแต่ละพอร์ต
ตารางที่ 1 เคาน์เตอร์พร้อมการแสดงรายการพอร์ตรีเซ็ตแบบอะซิงโครนัส
| คําอธิบาย | ประเภท | ชื่อพอร์ต |
|---|---|---|
| CLK | อินพุต | นาฬิกา |
| รี เซ็ต | อินพุต | การรีเซ็ตแบบอะซิงโครนัส |
| ena | อินพุต | เปิดใช้งานจํานวน |
| ผลลัพธ์[7:0] | ผลลัพธ์ | เอาต์พุตตัวนับ 8 บิต |