ตัวอย่างนี้อธิบายถึงแผนภูมิตัวเพิ่มไบนารี 16 บิตใน Verilog HDL สําหรับอุปกรณ์ที่มีตารางการค้นหา 4 อินพุตในองค์ประกอบลอจิก (LEs) การใช้โครงสร้างแผนภูมิตัวเพิ่มไบนารีสามารถปรับปรุงประสิทธิภาพได้อย่างมาก
ดาวน์โหลดไฟล์ที่ใช้ในตัวอย่างนี้:
การใช้การออกแบบนี้อยู่ภายใต้และอยู่ภายใต้ข้อกําหนดและเงื่อนไขของข้อตกลงสิทธิ์การใช้งานตัวอย่างการออกแบบของ Intel®
ตารางที่ 1 แสดงรายการพอร์ตในการออกแบบแผนภูมิตัวเพิ่มไบนารี
ตารางที่ 1 รายการพอร์ต Binary Adder Tree
| คําอธิบาย | ประเภท | ชื่อพอร์ต |
|---|---|---|
| A[15:0], B[15:0], C[15:0], D[15:0], E[15:0] | อินพุต | อินพุตข้อมูล 16 บิต |
| CLK | อินพุต | อินพุตสัญญาณนาฬิกา |
| ขาออก[15:0] | ผลลัพธ์ | เอาต์พุตข้อมูล 16 บิต |