ตัวอย่างนี้อธิบายถึงการออกแบบแบบอินพุต 2 ตัว เพิ่ม/ลบ 8 บิตใน Verilog HDL ชุดการออกแบบจะสลับระหว่างการดําเนินการเพิ่มและลบด้วยพอร์ตอินพุต add_sub แบบไดนามิก
ตารางที่ 1 รายการพอร์ต Adder/Subtractor
| คําอธิบาย | ประเภท | ชื่อพอร์ต |
|---|---|---|
| dataa[7:0], datab[7:0] | อินพุต | อินพุตข้อมูล 8 บิต |
| add_sub | อินพุต | พอร์ตอินพุตเพื่อให้มีการสลับแบบไดนามิกระหว่างการดําเนินการเพิ่มและลบ |
| CLK | อินพุต | อินพุตสัญญาณนาฬิกา |
| ผลลัพธ์[8:0] | ผลลัพธ์ | เอาต์พุตข้อมูล 8 บิตและบิตพกพา/ยืมบิตที่สําคัญที่สุด (MSB) |