Verilog HDL: ลงทะเบียนชิฟท์ 1x64

author-image

โดย

ตัวอย่างนี้อธิบายถึงการลงทะเบียนการเปลี่ยนแปลงแบบยาว 64 บิตบิตเดียวใน Verilog HDL เครื่องมือสังเคราะห์จะตรวจจับกลุ่มการลงทะเบียนกะและอนุมานaltshift_tapsเมกะที่ทํางานได้ขึ้นอยู่กับสถาปัตยกรรมอุปกรณ์เป้าหมาย

รูปภาพที่ 1 แผนผังระดับบนสุดของการลงทะเบียน 1 x 64 กะ

ดาวน์โหลดไฟล์ที่ใช้ในตัวอย่างนี้:

การใช้การออกแบบนี้อยู่ภายใต้และอยู่ภายใต้ข้อกําหนดและเงื่อนไขของข้อตกลงสิทธิ์การใช้งานตัวอย่างการออกแบบของ Intel®

ตารางที่ 1 แสดงรายการพอร์ตและให้คําอธิบายสําหรับแต่ละพอร์ต

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้