ตัวอย่างนี้แสดงวิธีแปลงค่าเลขฐานสิบหกเป็น std_logic_vector โดยแสดงอยู่ใน VHDL '87 (IEEE Std 1076-1987) และ VHDL '93 (IEEE Std 1076-1993) สําหรับข้อมูลเพิ่มเติมเกี่ยวกับการใช้ตัวอย่างนี้ในโครงการของคุณ โปรดดูที่ ส่วน วิธีใช้ตัวอย่าง VHDL ในหน้าเว็บ VHDL
hex.vhd
LIBRARY ieee;
ใช้ ieee.std_logic_1164.ALL;
ใช้ieee.std_logic_arith ทั้งหมด;
ทั้งหมด ENTITY hex IS
PORT(
D : OUT STD_LOGIC_VECTOR(7 DOWNTO 0));
END hex;
สถาปัตยกรรม a of hex
เริ่มต้นขึ้น
-- บรรทัดต่อไปนี้จะแปลงค่า hex
-- เป็นSTD_LOGIC_VECTORใน VHDL '87
D(7 DOWNTO 0) <= to_stdlogicvector (x"FC");
-- บรรทัดต่อไปนี้จะทํางานใน VHDL '93 (มาตรฐานอนุญาตให้
-- การแปลงนี้โดยนัย)
-- D <= x"FC"
สิ้นสุด a;