ในการแปลงขึ้นดิจิทัล สัญญาณเบสแบนด์จะถูกเชื่อมโยงกับความถี่ขั้นกลาง (IF) จากนั้นโมดูเลตทางดิจิทัลโดยผู้ให้บริการ IF sinusoidal ตามทฤษฎี Nyquist ความถี่ของผู้ขนส่ง IF ถูกจํากัดที่ความถี่ครึ่งหนึ่งของความถี่การสุ่มตัวอย่างวงจร IF ตัวอย่างการออกแบบนี้สาธิตวิธีการทําการแปลง up-conversion ดิจิทัลด้วยความถี่ผู้ให้บริการ IF ที่สูงกว่าความถี่ Nyquist กุญแจสําคัญคือการใช้ประโยชน์จากสัญญาณ sinusoidal เป็นระยะและความถี่การสุ่มตัวอย่างสูงของซีเรียลไลเซอร์สัญญาณส่วนต่างแรงดันไฟฟ้าต่ํา (LVDS) ที่ฝังอยู่ใน FPGAs Intel® การปรับสัญญาณ IF ไปยังความถี่ของผู้ให้บริการที่สูงขึ้นใช้ประโยชน์อย่างเต็มที่จากอัตราการสุ่มตัวอย่างตัวแปลงดิจิทัลเป็นอะนาล็อก (DAC) สมัยใหม่ และช่วยลดความต้องการสําหรับออสซิลเลเตอร์ที่ควบคุมด้วยแรงดันไฟฟ้าอะนาล็อก (VCO) และมิกเซอร์
คําอธิบายการออกแบบ
รูปที่ 1 แสดงแผนภาพบล็อกของระบบการแปลง up ดิจิทัล polyphase กล่องที่แรเงามีโมดูลที่ใช้ในตัวอย่างการออกแบบนี้ ตามค่าเริ่มต้น ตัวกรองโพลีเฟสทํางานที่ 100 MHz ด้วยส่วนประกอบโพลีเฟสสี่ส่วนประกอบ เอาต์พุตของตัวส่งสัญญาณ LVDS ที่มีอัตราข้อมูล 400 MHz ในโมเด็มการแปลงขึ้นทั่วไป ความถี่ของผู้ให้บริการ IF จะถูกจํากัดที่ไม่เกิน 50 MHz ด้วยความถี่สัญญาณนาฬิกาของออสซิลเลเตอร์ที่ควบคุมด้วยตัวเลข (NCO) อย่างไรก็ตาม โดยการใช้ประโยชน์จากการลบรอยหยักของภาพ อย่างไรก็ตาม ความถี่ของผู้ให้บริการเอาต์พุตในตัวอย่างการออกแบบนี้มีศูนย์กลางที่ 160 MHz
ในรูปที่ 1 สัญญาณ inphase และ quadrature แสดงเป็น I และ Q ตามลําดับ สัญญาณเบสแบนด์ I และ Q มักจะเกี่ยวข้องกับอัตราข้อมูลที่สูงกว่าโดยใช้คาสเคดตัวกรอง FIR หรือ FIR และ CIC อัตราส่วนการสุ่มตัวอย่างโดยรวมขึ้นอยู่กับแอพพลิเคชั่นและแสดงเป็น 2x ในรูปที่ 1 แบบผันแปรได้
ตัวกรองย่อย Polyphase สร้างขึ้นจากตัวกรอง low pass ด้วยแบนด์การเปลี่ยนถ่ายที่คมชัด เลือกค่าสัมประสิทธิ์เพื่อให้สามารถกรองภาพสเปกตรัมที่มีรอยหยักได้อย่างมีประสิทธิภาพโดยตัวกรอง polyphase FIR ซึ่งแตกต่างจาก Low Pass Filter ในการออกแบบการแปลงทั่วไป ตัวกรองโพลีเฟสนี้มักจะไม่สามารถหาซื้อได้และมีแบนด์วิดท์การเปลี่ยนผ่านที่กว้าง
ตัวอย่างนี้รวมถึงไฟล์การออกแบบพาธข้อมูล DSP Builder และไฟล์การรวมระดับสูงสุดใน VHDL นอกจากนี้ยังมี Testbench และสคริปต์การจําลอง ModelSim* ให้ด้วย
ดาวน์โหลดตัวอย่างการออกแบบ
โครงการ DSP Builder ซอฟต์แวร์ Quartus® II
ตารางที่ 1 พารามิเตอร์สําหรับตัวอย่างการออกแบบ Polyphase Modem
| พารามิเตอร์ระบบ | |
|---|---|
| ความถี่เอาต์พุต NCO ตามปกติ | 2/5 |
| ความถี่เอาต์พุต NCO ในโลกจริงที่สัญญาณนาฬิกา 100-MHz | 40 MHz |
| ความถี่เอาต์พุต Carrier Normalized มากกว่าอัตราข้อมูลเอาต์พุต LVDS | 2/5 |
| ความถี่เอาต์พุต Carrier Real World ที่สัญญาณนาฬิกา 100-MHz | 160 MHz |
| ความกว้างบิตอินพุตของตัวกรอง Polyphase | 16 |
| ความกว้างบิตสัมประสิทธิ์ตัวกรองโพลีเฟส | 18 |
| ลําดับตัวกรอง FIR โดยรวม | 100 |
| ความแม่นยําของตัวสะสม NCO | 32 |
| ความแม่นยําเชิงมุม NCO | 18 |
| ความกว้างบิต DAC | 14 |
| ความถี่เอาต์พุต LVDS ที่สัญญาณนาฬิกาอินพุต 100-MHz | 400 MHz |
| จํานวนช่องสัญญาณของตัวรับส่งสัญญาณ LVDS | 14 |
| ปัจจัยการซีเรียลไลเซชัน LVDS | 4 |