ในการแปลงสัญญาณเบสแบนด์แบบดิจิทัลจะเชื่อมโยงกับความถี่กลาง (IF) แล้วปรับแบบดิจิทัลโดยผู้ให้บริการแบบ sinusoidal IF ตามทฤษฎี Nyquist ความถี่ของผู้ให้บริการ IF จํากัดที่ครึ่งหนึ่งของความถี่การสุ่มตัวอย่างวงจร IF ตัวอย่างการออกแบบนี้แสดงให้เห็นถึงวิธีการแปลงค่าดิจิทัลด้วยความถี่ของผู้ให้บริการ IF ที่สูงกว่าความถี่ Nyquist กุญแจสําคัญคือการใช้สัญญาณไซนัสเป็นระยะๆ และความถี่การสุ่มตัวอย่างสูงของอนุกรมสัญญาณที่แตกต่างกันแรงดันไฟฟ้าต่ํา (LVDS) ที่ฝังอยู่ใน Intel® FPGAs การปรับสัญญาณ IF เป็นความถี่ของผู้ให้บริการที่สูงขึ้นใช้ประโยชน์จากอัตราการสุ่มตัวอย่างที่สูงของตัวแปลงดิจิตอลเป็นอะนาล็อก (DAC) ที่ทันสมัยและลดข้อกําหนดสําหรับเครื่องผสมและออสซิเลเตอร์ที่ควบคุมแรงดันไฟฟ้าแบบอะนาล็อก (VCO)
คําอธิบายการออกแบบ
รูปภาพที่ 1 แสดงแผนผังบล็อกของระบบการแปลงดิจิทัลแบบ Polyphase กล่องที่แรเงาประกอบด้วยโมดูลที่ใช้ในตัวอย่างการออกแบบนี้ ตามค่าเริ่มต้นแล้ว ตัวกรองโพลีเฟสจะทํางานที่ 100 MHz ด้วยส่วนประกอบโพลีเฟสสี่ตัว เอาต์พุตของตัวส่งสัญญาณ LVDS จะมีอัตราข้อมูลอยู่ที่ 400 MHz ในโมเด็มการแปลงค่าทั่วไป ความถี่ของผู้ให้บริการ IF จะจํากัดที่ไม่เกิน 50 MHz ตามความถี่สัญญาณนาฬิกาของออสซิลเลเตอร์ที่ควบคุมตามตัวเลข (NCO) อย่างไรก็ตาม ด้วยการใช้นามแฝง อย่างไรก็ตาม ความถี่ตัวนําสัญญาณเอาต์พุตในตัวอย่างการออกแบบนี้อยู่ที่ 160 MHz
ในรูปภาพที่ 1 สัญญาณ Inphase และ Quadrature จะแสดงเป็น I และ Q ตามลําดับ โดยปกติแล้ว สัญญาณ Baseband I และ Q จะถูกเชื่อมโยงกับอัตราข้อมูลที่สูงกว่าโดยใช้ CASCade ตัวกรอง FIR หรือ CAR และ CAIC Filter Cascade อัตราส่วนการสุ่มตัวอย่างโดยรวมขึ้นอยู่กับการใช้งานและแสดงเป็นตัวแปร 2 เท่าในรูปภาพที่ 1
ฟิลเตอร์ย่อย Polyphase สร้างขึ้นจากฟิลเตอร์ Low Pass ที่มีแถบการเปลี่ยนภาพที่คมชัด เลือกค่าสัมประสิทธิ์เพื่อให้สามารถกรองภาพสเปกตรัมที่ใช้นามแฝงได้อย่างมีประสิทธิภาพด้วยตัวกรอง Polyphase FIR ซึ่งแตกต่างจากตัวกรอง Low Pass ในการออกแบบการแปลงแบบทั่วไป โพลีเฟสตัวกรองนี้มักจะไม่สามารถมีแบนด์วิดท์การเปลี่ยนที่หลากหลายได้
ตัวอย่างนี้รวมถึงไฟล์การออกแบบดาต้าพาธ DSP Builder และไฟล์การรวมระดับสูงสุดใน VHDL นอกจากนี้ยังมีการทดสอบเบ็นช์และสคริปต์การจําลอง ModelSim*
ดาวน์โหลดโครงการ Quartus® II software DSP Builder ที่ใช้ในตัวอย่างนี้:
ตารางที่ 1 พารามิเตอร์สําหรับตัวอย่างการออกแบบโมเด็ม Polyphase
| ค่าพารามิเตอร์ของระบบ | |
|---|---|
| ความถี่เอาต์พุต NCO ตามปกติ | 2/5 |
| ความถี่เอาต์พุต NCO จริงที่สัญญาณนาฬิกา 100-MHz | 40 MHz |
| ความถี่เอาต์พุตของผู้ให้บริการเป็นมาตรฐานมากกว่าอัตราข้อมูลเอาต์พุต LVDS | 2/5 |
| ความถี่เอาต์พุตของผู้ให้บริการจริงที่สัญญาณนาฬิกา 100-MHz | 160 MHz |
| ความกว้างบิตอินพุตของตัวกรอง Polyphase | 16 |
| ค่าสัมประสิทธิ์ตัวกรอง Polyphase ความกว้างบิต | 18 |
| คําสั่งซื้อตัวกรอง FIR โดยรวม | 100 |
| ความแม่นยําตัวสะสม NCO | 32 |
| ความแม่นยําเชิงมุมของ NCO | 18 |
| ความกว้างบิต DAC | 14 |
| ความถี่เอาต์พุต LVDS ที่สัญญาณนาฬิกาอินพุต 100-MHz | 400 MHz |
| จํานวนตัวส่งสัญญาณ LVDS ของช่องสัญญาณ | 14 |
| ปัจจัยซีเรียลไลเซชัน LVDS | 4 |