ตัวอย่างการออกแบบอีเธอร์เน็ต

อินเทอร์เฟซ RGMII ที่มีข้อจํากัดของ Triple Speed Ethernet พร้อมคุณสมบัติการหน่วงเวลา PHY ภายนอก

Cyclone® II, Cyclone III, Cyclone III LS, Cyclone IV GX, Stratix® II, Stratix II GX, Stratix III, Stratix IV, Arria® GX, Arria® II GX

ชุดพัฒนา Stratix FPGA IV IV, ชุดพัฒนาFPGA Arria II GX

-

10.1

Nios® II: การเร่งความเร็วอีเธอร์เน็ต

Stratix IV GX

ชุดพัฒนาFPGA GX Stratix IV

✓

12.1

Nios II: การออกแบบมาตรฐานอีเธอร์เน็ต

Cyclone III , Stratix IV GX

Nios II Embedded Evaluation Kit (NEEK), Cyclone III Edition, ชุดพัฒนาระบบแบบเอ็มเบ็ดเด็ด, Cyclone III Edition, Stratix IV GX FPGA Development Kit, ชุดพัฒนาFPGA CV GT

✓

12.0

Nios II: ระบบโปรเซสเซอร์อีเธอร์เน็ตความเร็วสามตัว

Cyclone III

ชุดพัฒนาระบบแบบเอ็มเบ็ดเด็ด, Cyclone III Edition, ชุดพัฒนาFPGA Stratix IV GX

-

13.1

Nios II: เว็บเซิร์ฟเวอร์

Cyclone III

ชุดการประเมินแบบเอ็มเบ็ดเด็ด Nios II (NEEK), Cyclone III Edition

-

10.1

TSE: ปรับใช้การรีเซ็ตใน TSE โดยใช้ ALTGX เป็นตัวรับส่งสัญญาณ

Stratix IV GX

-

-

9.1 SP1

TSE: ปรับใช้การรีเซ็ตใน TSE โดยใช้ ALTLVDS เป็นตัวรับส่งสัญญาณ

Stratix IV GX

-

-

9.1 SP1

TSE: สร้างอินสแตนซ์ TSE ด้วย ALTGX ภายนอก / ALTLVDS

Stratix IV GX , Arria II GX

-

-

9.1 SP1