ข้อมูลสรุปการออกแบบ
การออกแบบนี้แสดงวิธีสร้างอินสแตนซ์ ALTGX หรือ ALTLVDS แยกจากอินสแตนซ์ฟังก์ชัน MegaCore ของ Triple Speed Ethernet (TSE)
การออกแบบนี้สร้างอินสแตนซ์ TSE MegaCore โดยไม่ต้องเลือก GXB หรือ LVDS I/O ALTGX หรือ ALTLVDS จะสร้างอินสแตนซ์แยกและกําหนดค่าให้เชื่อมต่อกับ TSE physical coding sublayer (PCS) ผ่านอินเทอร์เฟซสิบบิต (TBI) ตามที่แสดงในรูปภาพที่ 1
ดาวน์โหลดไฟล์ที่ใช้ในตัวอย่างนี้:
การใช้การออกแบบนี้อยู่ภายใต้และอยู่ภายใต้ข้อกําหนดและเงื่อนไขของข้อตกลงสิทธิ์การใช้งานตัวอย่างการออกแบบของ Intel®
ไฟล์ในการดาวน์โหลดประกอบด้วย:
- s4gx_tse_lvds.qar - Archive of TSE Design โดยใช้ ALTLVDS
- s4gx_tse_gxb.qar - Archive of TSE Design โดยใช้ ALTGX
กําหนดค่า ALTGX ด้วยการตั้งค่าต่อไปนี้:
- ใต้แท็บ ทั่วไป ให้ตั้งค่าโปรโตคอลเป็น พื้นฐาน
- ใต้แท็บ ทั่วไป ให้ตั้งค่าความกว้างของช่องสัญญาณเป็น 10
- ใต้แท็บ ทั่วไป ให้ตั้งค่าอัตราข้อมูลเป็น 1.25 Gbps และความถี่สัญญาณนาฬิกาอินพุตเป็น 125 MHz
หมายเหตุ: สร้างอินสแตนซ์บล็อกALTGX_RECONFIGสําหรับStratix® IV GX และอุปกรณ์ Arria® II GX
สําหรับอินเทอร์เฟซ TSE ไปยัง ALTGX ให้เชื่อมต่อสัญญาณต่อไปนี้:
- tbi_rx_clk (TSE) ไปยัง rx_clkout (ALTGX)
- tbi_rx_d[9.0] (TSE) ไปยังrx_dataout[9..0] (ALTGX)
- tbi_tx_clk (TSE) ไปยัง tx_clkout (ALTGX)
- tbi_tx_d[9.0] (TSE) ไปยังtx_datain[9..0] (ALTGX)
กําหนดค่า ALTLVDS RX ด้วยการตั้งค่าต่อไปนี้:
- เปิดใช้งานโหมด Dynamic Phase Alignment (DPA) ภายใต้แท็บ ทั่วไป
- ใต้แท็บ ทั่วไป ให้ตั้งค่าแฟคเตอร์ดีซีเรียลไลเซอร์เป็น 10
- ใต้แท็บการตั้งค่า Frequency/PLL ให้ตั้งค่าอัตราข้อมูลเป็น 1.25 Gbps และความถี่สัญญาณนาฬิกาอินพุตเป็น 125 MHz
- ใต้แท็บการตั้งค่า DPA 1 ให้ตรวจสอบพอร์ตเอาต์พุต 'rx_divfwdclk' และข้ามตัวเลือก DPA FIFO
สําหรับอินเทอร์เฟซ TSE ไปยัง ALTLVDS ให้เชื่อมต่อสัญญาณต่อไปนี้:
- tbi_rx_clk (TSE) ไปยัง rx_divfwdclk (ALTLVDS)
- tbi_rx_d[0.9] (TSE) ไปยังrx_out[9..0] (ALTLVDS)
- tbi_tx_clk (TSE) ถึง 125MHz นาฬิกาของระบบ
- tbi_tx_d[0.9] (TSE) ไปยังtx_in[9..0] (ALTLVDS)
หมายเหตุ: บัสข้อมูล TSE TBI ไปยังการเชื่อมต่อบัสข้อมูล LVDS อยู่ในลําดับย้อนกลับ
หมายเหตุ: สําหรับลําดับการรีเซ็ต ALTGX และ ALTLVDS โปรดดูคู่มืออุปกรณ์