ตัวอย่างการออกแบบ High-Speed Pixel Interface (HiSPi) แสดงให้เห็นถึงการใช้FPGA Cyclone® V ในการจับภาพวิดีโอการสตรีมจากอินเทอร์เฟซอนุกรม Aptina HiSPi FPGAรับข้อมูลพิกเซลจากตัวจับภาพ
ตัวอย่างการออกแบบดําเนินการฟังก์ชันต่อไปนี้:
- กําหนดค่าเซ็นเซอร์ Aptina ผ่าน I2C เพื่อส่งออกรูปแบบวิดีโอผ่าน HiSPi
- ปรับตั้งค่าส่วนประกอบ Qsys ผ่านบัส Avalon® Memory-แมป (Avalon-MM)
- ดีซีเรียลไลซ์สัญญาณ HiSPi
- แยกวิเคราะห์สตรีมแบบดีซีเรียลไลเซลและดึงข้อมูลวิดีโอที่ใช้งาน
- ส่งข้อมูลวิดีโอแบบ Active ผ่านการเชื่อมต่อวิดีโอ Avalon®-ST
- รับและตรวจสอบข้อมูลวิดีโอ Avalon-ST สถิติและตรวจจับข้อผิดพลาดใดๆ
ข้อมูลจําเพาะฮาร์ดแวร์:
- ชุดพัฒนา Cyclone V พร้อมอุปกรณ์ 5CGXFC7D6F31C7ES
- บอร์ดอะแดปเตอร์ Terasic AHA-HSMC Aptina MT9M024
เครื่องมือซอฟต์แวร์ที่ใช้ในการปรับใช้และเรียกใช้งานการออกแบบ:
- ซอฟต์แวร์ Quartus® II เวอร์ชั่น 12.1
- เครื่องมือออกแบบระบบ Qsys
- เครื่องมือดีบักคอนโซลของระบบ
การออกแบบนี้รองรับการกําหนดค่า HISPI ต่อไปนี้:
- โหมดแพ็คเก็ต HiSPi
- ข้อมูลแบบฝังได้รับการยอมรับแต่ถูกละทิ้ง
- 4 เลนและพิกเซล 20 บิต: 10 บิตขนาดคํา HiSPi
- 2 เลนและพิกเซล 14 บิต: ขนาดคํา HiSPi 14 บิต
- 2 เลนและพิกเซล 12 บิต ขนาดคํา HiSPi 12 บิต
- การเปลี่ยนนาฬิกา HiSPi ที่มีศูนย์กลางอยู่ระหว่างการเปลี่ยนข้อมูล HiSPi
- ระดับ VCM ต่ํา HiSPi SLVS (กําลัง SLVS อยู่ที่ 0.4 V)
| อุปกรณ์ที่รองรับ | ชื่อผลิตภัณฑ์ | ที่รองรับ | เวอร์ชั่น Quartus II | ที่รองรับQsys |
|---|---|---|---|---|
| ตัวอย่างการออกแบบการเชื่อมต่อตัวสร้างภาพ HiSPi | Cyclone V (GX) | ชุดพัฒนาFPGA V GT Cyclone | ✓ | 12.1 |
การดาวน์โหลดตัวอย่างการออกแบบ
การใช้การออกแบบนี้อยู่ภายใต้และอยู่ภายใต้ข้อกําหนดและเงื่อนไขของข้อตกลงสิทธิ์การใช้งานตัวอย่างการออกแบบของ Intel®
ดาวน์โหลด ตัวอย่างการออกแบบ HiSPi