ภาพรวม
อัลกอริทึมการตรวจสอบความซ้ําซ้อนของวงจร (CRC) จะตรวจจับความเสียหายของข้อมูลระหว่างการส่ง และตรวจจับข้อผิดพลาดในอัตราเปอร์เซ็นต์ที่สูงกว่า checksum ทั่วไป การคํานวณ CRC ประกอบด้วยอัลกอริธึมซ้ําๆ ที่เกี่ยวข้องกับ XOR และการเปลี่ยนแปลงที่ดําเนินการในฮาร์ดแวร์ได้เร็วกว่าในซอฟต์แวร์ การออกแบบนี้ใช้มาตรฐาน CRC-32 ซึ่งถูกนําไปใช้เป็นส่วนประกอบที่กําหนดเองควบคู่ไปกับโปรเซสเซอร์แบบฝังตัว Nios II การออกแบบมีทรูพุตมากกว่า 5 Gbps ซึ่งแสดงให้เห็นถึงระดับการปรับปรุงประสิทธิภาพที่สามารถทําได้โดยการทํางานในฮาร์ดแวร์
คุณสมบัติ
- รองรับอัลกอริธึม CRC ระหว่าง 1-128 บิต
- ทรูพุตส่วนประกอบ CRC 32 บิตต่อ MHz
- ดาต้าพาธ 8, 16, 24 และ 32 บิต
- ความเร็วที่เพิ่มขึ้นสูงสุด 2000 เท่าจากการใช้งานซอฟต์แวร์เท่านั้น
- ประสิทธิภาพความหน่วงแฝงต่ําของความหน่วงแฝงในการเขียน 0 รอบ และความหน่วงแฝงในการอ่าน 1 รอบ
- การออกแบบสองตัวอย่างที่มุ่งเป้าStratix® II และFPGAs II Cyclone®
แผนภาพบล็อก
รูปภาพที่ 1 แสดงแผนผังบล็อกส่วนประกอบ CRC Avalon®
หมาย เหตุ:
- พาธข้อมูล = crc_width
การใช้ตัวอย่างการออกแบบนี้
ดาวน์โหลด การออกแบบตัวอย่าง CRC (ไฟล์.zip)
การใช้การออกแบบนี้อยู่ภายใต้และอยู่ภายใต้ข้อกําหนดและเงื่อนไขของข้อตกลงสิทธิ์การใช้งานตัวอย่างการออกแบบของ Intel®
ไฟล์ .zip ประกอบด้วยไฟล์ฮาร์ดแวร์และซอฟต์แวร์ที่จําเป็นทั้งหมดเพื่อสร้างตัวอย่างใหม่ รวมถึงไฟล์ readme.txt ไฟล์ readme.txt มีคําแนะนําสําหรับการสร้างการออกแบบใหม่