ตัวอย่างการออกแบบนี้เป็นการออกแบบ Board Update Portal (BUP) ที่ใช้เว็บเซิร์ฟเวอร์ ซึ่งมีโปรเซสเซอร์ Nios II และIntel® FPGA IPสําหรับ Triple Speed Ethernet Media Access Control (MAC) ตัวอย่างการออกแบบใช้คุณสมบัติการกําหนดค่าระยะไกลพื้นฐานในระบบที่ใช้Nios IIด้วย EPCQ สําหรับอุปกรณ์ FPGA Cyclone® V E
การออกแบบสามารถรับที่อยู่ IP จากเซิร์ฟเวอร์ DHCP ใดๆ และให้บริการหน้าเว็บจากแฟลชบนบอร์ดไปยังคอมพิวเตอร์โฮสต์บนเครือข่ายเดียวกัน หน้าเว็บช่วยให้คุณสามารถอัปโหลดการออกแบบFPGAใหม่สําหรับทั้งฮาร์ดแวร์ผู้ใช้และซอฟต์แวร์ผู้ใช้ในเวลาเดียวกันคุณยังสามารถกระตุ้นการกําหนดค่าใหม่จากภาพจากโรงงานไปยังภาพผู้ใช้ผ่านหน้าเว็บ
การใช้ตัวอย่างการออกแบบนี้
การออกแบบนี้ทํางานบน ชุดพัฒนาFPGA Cyclone V E หากต้องการเรียกใช้งานตัวอย่างนี้ ให้ดาวน์โหลด แพ็คเกจการติดตั้ง จาก Intel FPGA Design Store ทําตามคําแนะนําใน คู่มืออ้างอิง เพื่อเรียกใช้งานการออกแบบ
หากคุณรันตัวอย่างการออกแบบไม่สําเร็จ โปรดดู FTA เพื่อดีบักและหาสาเหตุที่แท้จริงที่เป็นไปได้ หากคุณต้องการย้ายการออกแบบไปยังชุดพัฒนาอื่นๆ โปรดดู คําแนะนําการย้ายการออกแบบ เพื่อดูรายละเอียด
ข้อมูลจําเพาะการออกแบบ
การออกแบบประกอบด้วยส่วนประกอบต่อไปนี้:
- คอนโทรลเลอร์แฟลชซีเรียล Altera®
- ลูปแบบล็อกเฟส Altera (PLL)
- อัปเดตจากระยะไกลAltera
- JTAG UART
- โปรเซสเซอร์ Nios II Gen2
- หน่วยความจําบนชิป (RAM หรือ ROM)
- PIO (I/O แบบขนาน)
- รีเซ็ตคอนโทรลเลอร์
- คอนโทรลเลอร์ Scatter-Gather DMA
- อุปกรณ์ต่อพ่วง ID ระบบ
- อีเธอร์เน็ตความเร็วสามเท่า