ทําไมนาฬิกา F-tile Reference and System PLL Intel® FPGA IP ไม่สามารถล็อคที่ความถี่เฉพาะได้

เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชัน 22.2 และรุ่นก่อนหน้า คุณอาจสังเกตเห็นนาฬิกา F-tile Reference and System PLL Intel® FPGA IP ไม่สามารถล็อคได้ที่:

• 999.9 MHz พร้อมความถี่สัญญาณนาฬิกาอ้างอิงที่ตั้งค่าเป็น 323.2 MHz
• 506.88 MHz พร้อมความถี่สัญญาณนาฬิกาอ้างอิงที่ตั้งค่าเป็น 245.76 MHz

เมื่อต้องการหลีกเลี่ยงปัญหานี้ คุณจําเป็นต้องทําตามขั้นตอนต่อไปนี้:

1. ในตัวนําทางโครงการ ให้ดับเบิลคลิก ที่ OPN (สั่งซื้อหมายเลขชิ้นส่วน)
2. ในหน้าต่างที่ลอยขึ้นมา ให้คลิกปุ่ม "ตัวเลือกอุปกรณ์และพิน"
3. ในหมวดหมู่ "ทั่วไป" ให้ เปลี่ยน พารามิเตอร์ "แหล่งสัญญาณนาฬิกาการกําหนดค่า" จาก "ออสซิลเลเตอร์ภายใน" เป็น:

• พิน OSC_CLK_1 100 MHz หรือ
• พิน OSC_CLK_1 125 MHz

4. คอมไพล์การออกแบบใหม่
5. ให้นาฬิกาอ้างอิงภายนอกที่มีความถี่ที่ถูกต้องไปยังพิน OSC_CLK_1 ตําแหน่งที่ตั้งพิน "OSC_CLK_1" สามารถพบได้ในแผนผังของชุดเครื่องมือพัฒนาของคุณ

หมายเหตุ: สําหรับอุปกรณ์ Intel Agilex® F-tile ที่มี OPNs ที่ลงท้ายด้วย VR0, VR1 และ VR2 ต่อท้าย คุณต้องใช้ Intel® Quartus® Prime Programmer เวอร์ชัน 21.4 เพื่อให้ได้วิธีการแก้ไขปัญหาชั่วคราวข้างต้น