เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชัน 22.3 ไฟล์ .sdc ที่สร้างขึ้นสําหรับ F-tile Ethernet Intel® FPGA Hard IP จํากัด พอร์ต o_clk_rec_div และ o_clk_rec_div64 ไม่ถูกต้อง ข้อจํากัดที่ไม่เหมาะสมเหล่านี้อาจนําไปสู่ความล้มเหลวในการทํางานเมื่อใช้ทรัพย์สินทางปัญญา (IP) นี้
ความถี่ที่เหมาะสมสําหรับ o_clk_rec_div64 (แสดงเป็น rx_clkout ในรายงานการกําหนดเวลา) คือ 161.1328125 MHz สําหรับการออกแบบ 10G และ 40G และ 402.83203125 MHz หรือ 415.0390625 MHz สําหรับอัตราอื่นๆ
ความถี่ที่เหมาะสมสําหรับ o_clk_rec_div (แสดงเป็น rx_clkout2 ในรายงานการกําหนดเวลา) คือ 156.25 MHz สําหรับ 10G, 312.5 MHz สําหรับการออกแบบ 40G และ 390.625 MHz สําหรับอัตราอื่นๆ
เพื่อหลีกเลี่ยงปัญหานี้ คุณสามารถแทนที่ข้อจํากัดระดับ IP โดยกําหนดข้อจํากัดของช่วงนาฬิกาใหม่ในไฟล์ข้อจํากัดการออกแบบ (SDC) ของ Project Synopsys ระดับสูงสุด
ในตัวอย่างต่อไปนี้ นาฬิกา *rx_pld_pcs_clk_ref และ *rx_user_clk_ref จะถูกแทนที่เพื่อให้ ความถี่ rx_clkout และ rx_clkout2 เกิดขึ้นได้อย่างสะอาด
นาฬิกาเหล่านี้เป็นนาฬิกาหลักสําหรับ rx_clkout และ rx_clkout2
- ตั้งค่า clk_target [get_clock_info-เป้าหมาย IP_INST[0].hw_ip_top|dut|eth_f_0|rx_pld_pcs_clk_ref|ch23]
- create_clock -add -period 2.095 -name IP_INST[0].hw_ip_top|dut|eth_f_0|rx_pld_pcs_clk_ref|ch23 $clk_target
- ตั้งค่า clk_target [get_clock_info-เป้าหมาย IP_INST[0].hw_ip_top|dut|eth_f_0|rx_user_clk_ref|ch23]
- create_clock -add -period 2.226 -name IP_INST[0].hw_ip_top|dut|eth_f_0|rx_user_clk_ref|ch23 $clk_target
ปัญหานี้ได้รับการแก้ไขแล้วเริ่มต้นด้วย Intel® Quartus®ซอฟต์แวร์ Prime Pro Edition เวอร์ชัน 22.4