เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 22.3 ไฟล์ .sdc ที่สร้างขึ้นสําหรับอีเธอร์เน็ต F-tile Intel® FPGA Hard IPจํากัด o_clk_rec_div และพอร์ต o_clk_rec_div64 อย่างไม่ถูกต้อง ข้อจํากัดที่ไม่เหมาะสมเหล่านี้อาจนําไปสู่การทํางานล้มเหลวเมื่อใช้ทรัพย์สินทางปัญญา (IP) นี้
ความถี่ที่เหมาะสมสําหรับ o_clk_rec_div64 (แสดงเป็น rx_clkout ในรายงานเวลา) คือ 161.1328125 MHz สําหรับการออกแบบ 10G และ 40G และ 402.83203125 MHz หรือ 415.0390625 MHz สําหรับอัตราอื่นๆ
ความถี่ที่เหมาะสมสําหรับ o_clk_rec_div (แสดงเป็น rx_clkout2 ในรายงานเวลา) คือ 156.25 MHz สําหรับ 10G, 312.5 MHz สําหรับการออกแบบ 40G และ 390.625 MHz สําหรับอัตราอื่นๆ
เพื่อแก้ไขปัญหานี้ เป็นไปได้ที่จะลบล้างข้อจํากัดระดับ IP โดยการกําหนดข้อจํากัดระยะเวลานาฬิกาใหม่ในไฟล์ข้อจํากัดการออกแบบ Synopsys (SDC) ระดับสูงสุด
ในตัวอย่างต่อไปนี้ นาฬิกา *rx_pld_pcs_clk_ref และ *rx_user_clk_ref จะถูกแทนที่เพื่อให้ ความถี่rx_clkout และ rx_clkout2 ได้รับมาอย่างสะอาด
นาฬิกาเหล่านี้เป็นนาฬิกาหลักสําหรับrx_clkoutและrx_clkout2
- ตั้งค่าclk_target [get_clock_info -targets IP_INST[0].hw_ip_top|dut|eth_f_0|rx_pld_pcs_clk_ref|ch23]
- create_clock -add -period 2.095 -name IP_INST[0].hw_ip_top|dut|eth_f_0|rx_pld_pcs_clk_ref|ch23 $clk_target
- ตั้งค่าclk_target [get_clock_info -targets IP_INST[0].hw_ip_top|dut|eth_f_0|rx_user_clk_ref|ch23]
- create_clock -add -period 2.226 -name IP_INST[0].hw_ip_top|dut|eth_f_0|rx_user_clk_ref|ch23 $clk_target
ปัญหานี้มีกําหนดเวลาให้แก้ไขในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition ในอนาคต
