เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 22.1 ตัวอย่าง F-Tile SDI II Intel® FPGA IP ลูปแบบขนานกับการออกแบบ VCXO ภายนอกมีค่า jitter สูงกว่าที่กําหนดโดยมาตรฐานวิดีโอ SD-SDI เนื่องจากเอาต์พุตสัญญาณซิงค์ FVH จากคอร์ SDI RX ไม่เป็นแหล่งที่ยอมรับได้ในการสัญญาณนาฬิกา VCXO ภายนอกบนการ์ดลูกที่ต้องใช้ซิงโครไนซ์นาฬิการะหว่าง TX และ RX ปัญหานี้ส่งผลกระทบต่อมาตรฐานวิดีโอ SDI แบบสามอัตราและหลายอัตรา เนื่องจาก SD-SDI เป็นส่วนหนึ่งของมาตรฐานที่รองรับ ปัญหานี้ยังจะส่งผลกระทบต่อการออกแบบ FPGA Intel Agilex® 7 ที่เป็นไปตามการใช้งานชิป VCXO ของ Intel กับชิป TI LMH1983 ในการออกแบบของพวกเขา
เมื่อต้องการแก้ไขปัญหานี้ ให้ใช้หนึ่งในสองโซลูชันที่เป็นไปได้:
1. ใช้ ตัวอย่าง F-Tile SDI II Intel® FPGA IP ลูปเป้แบบขนานที่ไม่มีตัวอย่างการออกแบบ VCXO ภายนอก การออกแบบนี้รองรับมาตรฐานวิดีโอ SDI แบบสามอัตราและหลายอัตรา (รวมถึง SD-SDI) ในขณะที่ใช้ PLL ภายในเพื่อซิงโครไนซ์นาฬิการะหว่าง TX และ RX
2. ใช้ชิปตัวแยกสัญญาณนาฬิกาซิงค์ภายนอก เช่น TI LMH1981 เพื่อสร้างสัญญาณจับเวลา FVH และป้อนสัญญาณไปยัง VCXO ภายนอก (TI LMH1983) ตามที่แสดงในรูปภาพที่ 1 ตัวแยกสัญญาณนาฬิกาภายนอก TI LMH1981 มีอยู่ในการ์ดลูก SDI-FMC Nextera และ Terasic 12G SDI-FMC และผู้ใช้ต้องใส่อินพุตเจนล็อกไปยัง TI LMH1981 ตามลําดับ
รูปภาพที่ 1
