คำอธิบาย
ในอุปกรณ์ Cyclone® V SoC มีแหล่งสัญญาณนาฬิกาสําหรับ Hard Processor System (HPS) SDRAM Phase-Locked Loop (PLL) ที่มีชื่อว่า eosc1_clk eosc2_clk และ f2s_sdram_ref_clkแต่ไม่สามารถระบุแหล่งสัญญาณนาฬิกาใน GUI ทรัพย์สินทางปัญญา (IP) ของ HPS
ความละเอียด
การเลือกแหล่งนาฬิกาสําหรับ HPS SDRAM PLL ถูกควบคุมโดยซอฟต์แวร์ Preloader:
1.สร้าง spl_bsp จากไฟล์ handoff และ pll_config.h ถูกสร้างขึ้นในโฟลเดอร์ "สร้างขึ้น" ของไดเรกทอรีเป้าหมาย BSP
2. ในไฟล์ pll_config.h ให้เปลี่ยน ค่าต่อไปนี้เป็นทรัพยากรนาฬิกาที่คาดไว้:
#define CONFIG_HPS_SDRPLLGRP_VCO_SSRC (0)
ค่า0หมายถึงใช้eosc1_clkเป็นแหล่งข้อมูลนาฬิกาอ้างอิง SDRAM PLL 1หมายถึงใช้eosc2_clkและ2หมายถึงใช้f2s_sdram_ref_clk
3.คอมไพล์Preloader และ สร้าง ภาพ Preloader