out_refclk_fgt และ out_system_pll_clk พอร์ตของข้อมูลอ้างอิง F-Tile และ System PLL Clocks Intel® FPGA IP จะไม่เปิดปิดรูปคลื่นการจําลอง อย่างไรก็ตาม Intel Agilex® 7 F-Tile FPGA PHY IP ยังคงทํางานได้ในการจําลอง
ขณะนี้ไม่มีแผนที่จะแก้ไขปัญหานี้
out_refclk_fgt และ out_system_pll_clk พอร์ตของข้อมูลอ้างอิง F-Tile และ System PLL Clocks Intel® FPGA IP จะไม่เปิดปิดรูปคลื่นการจําลอง อย่างไรก็ตาม Intel Agilex® 7 F-Tile FPGA PHY IP ยังคงทํางานได้ในการจําลอง
ขณะนี้ไม่มีแผนที่จะแก้ไขปัญหานี้
1
การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com
เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้