คำอธิบาย
เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 21.3 คุณอาจเห็นข้อผิดพลาดภายในนี้เมื่อคอมไพล์การออกแบบที่มุ่งเป้าไปที่อุปกรณ์ Intel Agilex® และมีคอร์ Intel FPGA IP LVDS SERDES ข้อผิดพลาดเกิดขึ้นเมื่อธนาคาร I/O หนึ่งมี LVDS SERDES หลายคอร์ Intel FPGA IP คอร์ที่มีสัญญาณรีเซ็ตที่แตกต่างกันที่เชื่อมต่อกับบล็อก Clock Phase Alignment (CPA)
ความละเอียด
ในการแก้ไขปัญหานี้ ให้ใช้ สัญญาณรีเซ็ตหนึ่งสัญญาณ สําหรับ บล็อก CPA ทั้งหมด ภายในธนาคาร I/O เดียวกัน
ปัญหานี้มีกําหนดเวลาให้แก้ไขในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition ในอนาคต