เนื่องจากคุณสมบัติความถี่ที่ปรับอัตโนมัติของ FPGA Download Cable II (เดิมเรียกว่าสายดาวน์โหลด USB Blaster II) ความถี่ (TCK) ถูกตั้งค่าเป็น 24 MHz หลังจากทุกรอบพลังงาน แต่การจํากัดตัวอย่าง Agilex™ DDR4 FPGA IP จะเป็นการจํากัดความถี่ JTAG (TCK) เป็น 16 MHz ซึ่งก่อให้เกิดอินสแตนซ์ In-System Sources และ Probes เพื่อจับข้อมูลที่ไม่ถูกต้อง
เพื่อหลีกเลี่ยงปัญหานี้ ตั้งค่า JTAG TCK เป็น 16 MHz ก่อนเรียกใช้การทดสอบตัวอย่าง Agilex™ FPGA DDR4 IP เมื่อตั้งความถี่ไว้อย่างถูกต้องคุณสามารถละเลยคําเตือนต่อไปนี้เมื่อคอมไพล์การออกแบบของคุณ:
คําเตือน: การออกแบบตัวอย่าง IP ของอินเทอร์เฟซหน่วยความจําภายนอกใช้ข้อจํากัดการกําหนดเวลา JTAG เริ่มต้นจาก jtag_example.sdc สําหรับพฤติกรรมฮาร์ดแวร์ที่ถูกต้อง คุณต้องตรวจสอบข้อจํากัดด้านเวลา และตรวจสอบให้แน่ใจว่าได้แสดงโทโพโลยีและความเร็วสัญญาณนาฬิกา JTAG อย่างถูกต้อง