เนื่องจากคุณสมบัติความถี่การปรับอัตโนมัติของ Intel® FPGA Download Cable II (ก่อนหน้านี้เรียกว่าสายดาวน์โหลด USB Blaster II) ความถี่ (TCK) ถูกตั้งไว้ที่ 24 MHz หลังจากทุกรอบพลังงาน แต่ Intel Agilex® DDR4 FPGA ข้อจํากัดการออกแบบตัวอย่าง IP ข้อจํากัดของความถี่ JTAG (TCK) ถึง 16 MHz ทําให้อินสแตนซ์ของแหล่งข้อมูลและหัววัดในระบบสามารถจับข้อมูลที่ไม่ถูกต้อง
หากต้องการแก้ไขปัญหานี้ ตั้งค่า JTAG TCK เป็น 16 MHz ก่อนเรียกใช้งานการทดสอบการออกแบบตัวอย่าง Intel Agilex® FPGA DDR4 IP เมื่อตั้งค่าความถี่อย่างถูกต้องแล้ว คุณสามารถละเลยคําเตือนต่อไปนี้เมื่อคอมไพล์การออกแบบของคุณ:
คําเตือน: การออกแบบตัวอย่าง IP อินเทอร์เฟซหน่วยความจําภายนอกกําลังใช้ข้อจํากัดการกําหนดเวลา JTAG เริ่มต้นจาก jtag_example.sdc สําหรับพฤติกรรมของฮาร์ดแวร์ที่ถูกต้อง คุณต้องตรวจสอบข้อจํากัดด้านเวลา และตรวจสอบให้แน่ใจว่าได้แสดงถึงทอโพโลยี JTAG และความเร็วสัญญาณนาฬิกาอย่างถูกต้อง