ID บทความ: 000088120 ประเภทข้อมูล: ความสามารถในการทำงานร่วมกัน การตรวจสอบครั้งล่าสุด: 13/12/2021

ทําไม DisplayPort Intel® Stratix® 10 FPGA IP Design ยกตัวอย่างการฝึกอบรมการเชื่อมต่อ RX ล้มเหลวที่ High Bit Rate 3 (HBR3)

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • DisplayPort*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหาในตัวอย่างการออกแบบ IP FPGA Intel® Stratix® DisplayPort Intel® Stratix® 10 ที่สร้างขึ้นด้วยซอฟต์แวร์การออกแบบ Intel® Quartus® Prime เวอร์ชั่น 20.3 และก่อนหน้า คุณอาจสังเกตเห็นความล้มเหลวในการฝึกอบรมการเชื่อมต่อ RX ที่ HBR3 และการเชื่อมต่อลงไปยัง HBR2

    ความละเอียด

    หากต้องการแก้ไขปัญหานี้ในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 20.3 และก่อนหน้าให้ทําตามขั้นตอน:

    1. เปลี่ยนใหม่ /rtl/rx_phy/rx_phy_top.v พร้อม rx_phy_top.v

    2. เปลี่ยนใหม่ /rtl/tx_phy/tx_phy_top.v พร้อม ด้วย tx_phy_top.v

    3.เปลี่ยนแทน ./rtl/bitec_reconfig_alt_s10.v ด้วย intel_reconfig_alt_s10.v

    ปัญหานี้ได้รับการแก้ไขในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 20.4 และใหม่กว่า

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 6 ผลิตภัณฑ์

    Intel® Stratix® 10 MX FPGA
    Intel® Stratix® 10 SX SoC FPGA
    Intel® Stratix® 10 TX FPGA
    ชุดพัฒนา GX Intel® Stratix® 10 DK-DEV-1SGX-H-A
    ชุดพัฒนา GX Intel® Stratix® 10 DK-DEV-1SGX-L-A
    Intel® Stratix® 10 GX FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้